Luận văn Điều khiển động cơ không đồng bộ dùng vi điều khiển DSP2407A

 º§ · § · ¨ ¸ ¨ ¸« »© ¹ © ¹¬ ¼ )& (2.9) Vӟi n = 0, 1, 2..6, ta thành lұp ÿѭӧc 6 vector không gian V1 – V6 và 2 vector 0 là V0 và V7 nhѭ hình sau 19 SVTH:Trҫn NguyӉn Quang Tùng Hình 2.8: Các vector không gian tӯ 1 ÿӃn 6 Hình 2.9: Trҥng thái ÿóng-ngҳt cӫa các khóa Bҧng 2.1: Giá trӏ ÿiӋn áp các trҥng thái ÿóng ngҳt và vector không gian tѭѫng ӭng Vector ÿiӋn áp Trҥng thái cӫa các khóa ĈiӋn áp pha ĈiӋn áp dây Q1 Q3 Q5 Van Vbn Vcn Vab Vbc Vca V0 0 0 0 0 0 0 0 0 0 V1 1 0 0 2/3 1/3 1/3 1 0 -1 V2 1 1 0 1/3 1/3 -2/3 0 1 -1 20 SVTH:Trҫn NguyӉn Quang Tùng V3 0 1 0 -1/3 2/3 -1/3 -1 1 0 V4 0 1 1 -2/3 1/3 1/3 -1 0 1 V5 0 0 1 -1/3 -1/3 2/3 0 -1 1 V6 1 0 1 1/3 -2/3 1/3 1 -1 0 V7 1 1 1 0 0 0 0 0 0 Ghi chú: ÿӝ lӟn ÿiӋn áp phҧi nhân vӟi Vdc 2.3.2 Tính toán thӡi gian ÿóng ngҳt: Xét trѭӡng hӧp vector Vr nҵm trong vùng 1 nhѭ hình sau Hình 2.10: Vector không gian Vs trong vùng 1 Giҧ sӱ tҫn sô ÿiӅu rӝng xung fPWM ÿӫ cao ÿӇ trong suӕt chu kǤ ÿiӅu rӝng xung Ts, vector VS không thay ÿәi vӏ trí. Nhӡ ÿó, ta có thӇ phân tích VS theo các vector V1, V2, và V0 hoһc V7 nhѭ phѭѫng trình sau 1 1 2 2 0 7 0 7 1 2 0 7 r s s V T V T V T V T T T T T    u u  u  u   (2.10) Vӟi Ts là chu kǤ ÿiӅu rӝng xung Tn là thӡi gian duy trì ӣ trҥng thái Vn ChuyӇn sang hӋ tӑa ÿӝ vuông góc, ta có phѭѫng trình sau - suy ra tӯ phѭѫng trình (2.7) và (2.9) 1 1 0 7 cos cos cos 6 6 22 2 .0 3 3sin sin sin 6 6 2 sT m T T T S S ST S S ST  § · § · § ·§ · § · § ·¨ ¸ ¨ ¸ ¨ ¸¨ ¸ ¨ ¸ ¨ ¸© ¹ © ¹ © ¹¨ ¸ ¨ ¸ ¨ ¸   ¨ ¸ ¨ ¸ ¨ ¸§ · § · § ·¨ ¸ ¨ ¸ ¨ ¸¨ ¸ ¨ ¸ ¨ ¸© ¹ © ¹ © ¹© ¹ © ¹ © ¹ Cân bҵng phҫn thӵc và phҫn ҧo, ta có 1 1 1 1 2 2cos cos cos 6 6 23 3 2 2sin sin sin 6 6 23 3 s s T m T T T m T T S S ST S S ST ­ § · § · § · ¨ ¸ ¨ ¸ ¨ ¸°° © ¹ © ¹ © ¹ ® § · § · § ·°  ¨ ¸ ¨ ¸ ¨ ¸° © ¹ © ¹ © ¹¯ Giҧi phѭѫng trình trên ÿӇ tìm T1 và T2 21 SVTH:Trҫn NguyӉn Quang Tùng 1 cos cos 3 36 6 2 2 3cos 6 2 s sT T m T m S ST T S § · § · ¨ ¸ ¨ ¸© ¹ © ¹Ÿ § · ¨ ¸© ¹ 1 cos cos sin6 2 3 3s s s T T m T m T mS S S ST T T§ ·§ · § · § ·œ    ¨ ¸ ¨ ¸ ¨ ¸¨ ¸© ¹ © ¹ © ¹© ¹ 2 3 sin cos sin 2 6 6 6s s T T m T mS S ST T§ · § · § ·Ÿ   ¨ ¸ ¨ ¸ ¨ ¸© ¹ © ¹ © ¹ 2 sin cos cos sin6 6 6 6s T T m S S S ST Tª º§ · § · § · § ·œ   ¨ ¸ ¨ ¸ ¨ ¸ ¨ ¸« »© ¹ © ¹ © ¹ © ¹¬ ¼  2 sin sin6 6s sT T m T m S ST T§ ·œ   ¨ ¸© ¹ Suy ra 1 2 0 7 1 2 sin / 3 sin s s s T T m T T m T T T T S T T  ­ ° ® °  ¯ (2.11) Trong ÿó : m là tӍ sӕ ÿiӅu biên Ts là chu kǤ ÿiӅu rӝng xung ș là góc lӋch giӳa Vr và Vn. Ta nhұn thҩy viӋc giҧi phѭѫng trình 2-10 ÿӇ tìm T1, T2 và Ts không phө thuӝc vào hai vector giӟi hҥn cӫa vùng ÿó Hình 2.11: Vector không gian Vs trong vùng bҩt kǤ Dӵa trên kӃt quҧ phѭѫng trình 2-11, ta xây dӵng công thӭc tәng quát nhѭ trong phѭѫng trình (2.12) sau ÿây: 0 7 sin / 3 sin A s B s s A B T T m T T m T T T T S T T  ­ ° ® °  ¯ (2.12) 22 SVTH:Trҫn NguyӉn Quang Tùng 2.3.3 Phân bӕ các trҥng thái ÿóng ngҳt: Vүn xét trѭӡng hӧp vector VS nҵm trong vùng 1, vӟi kӃt quҧ tӯ phѭѫng trình 2-11: 1 2 0 7 1 2 sin / 3 sin s s s T T m T T m T T T T S T T  ­ ° ® °  ¯ 2.3.4 Kӻ thuұt thӵc hiӋn ÿiӅu chӃ vector không gian: Thông thѭӡng, mӝt trong nhӳng tiêu chuҭn ÿӇ lӵa chӑn giҧn ÿӗ ÿóng kích linh kiӋn là sao cho giҧm thiӇu tӕi ÿa sӕ lҫn chuyӇn mҥch cӫa linh kiӋn =>giҧm tәn hao trong quá trình ÿóng ngҳt chúng. Sӕ lҫn chuyӇn mҥch sӁ ít nӃu ta thӵc hiӋn trình tӵ ÿiӅu khiӇn sau: Hình 2.12: Giҧn ÿӗ ÿóng cҳt linh kiӋn 2.3.5 Giҧn ÿӗ ÿóng ngҳt các khóa ÿӇ tҥo ra Vector Vs trong tӯng sector: Các khóa công suҩt trong tӯng nhánh ÿóng ngҳt ÿӕi nghӏch nhau. ĈӇ ÿѫn giҧn hóa sѫ ÿӗ, ta chӍ vӁ trҥng thái cӫa 3 khóa công suҩt phía trên. Ba khóa còn lҥi có trҥng thái ÿӕi nghӏch vӟi 3 khóa trên theo tӯng cһp nhѭ sau : + S1 – S4 + S3 – S6 + S5 – S2 23 SVTH:Trҫn NguyӉn Quang Tùng S1 S3 S5 Ts Ts TPWM TA TB To/2 To/2 TB TA To/2 V0 To/2 V1 V2 V7 V7 V2 V1 V0 Vector Vs in Sector 1 S1 S3 S5 Ts Ts TATB To/2 To/2 TBTA To/2 V0 To/2 V3 V2 V7 V7 V2 V3 V0 Vector Vs in Sector 2 S1 S3 S5 Ts Ts TA TB To/2 To/2 TB TA To/2 V0 To/2 V3 V4 V7 V7 V4 V3 V0 Vector Vs in Sector 3 24 SVTH:Trҫn NguyӉn Quang Tùng S1 S3 S5 Ts Ts TATB To/2 To/2 TBTA To/2 V0 To/2 V5 V4 V7 V7 V4 V5 V0 Vector Vs in Sector 4 S1 S3 S5 Ts Ts TA TB To/2 To/2 TB TA To/2 V0 To/2 V5 V6 V7 V7 V6 V5 V0 Vector Vs in Sector 5 S1 S3 S5 Ts Ts TATB To/2 To/2 TBTA To/2 V0 To/2 V1 V6 V7 V7 V6 V1 V0 Vector Vs in Sector 6 Hình 2.13: Vector Vs trong các vùng tӯ 0-6 25 SVTH:Trҫn NguyӉn Quang Tùng CHѬѪNG 3 GIӞI THIӊU TӘNG QUÁT Vӄ DSP TMS320LF2407 DSP TMS320LF2407A là thành viên hӑ xӱ lý tín hiӋu sӕ (digital signal processors _ DSPs) TMS320_ family. Ĉѭӧc thiӃt kӃ ÿӇ ÿáp ӭng rӝng rãi và chuyên dөng cho các phѭѫng pháp ÿiӅu khiӇn sӕ ÿӝng cѫ và mӝt sӕ ӭng dөng trong truyӅn thông vӟi viӋc hӛ trӧ chӭc năng Control Area Network(CAN). Vi ÿiӅu khiӇn này dӵa trên công nghӋ C2xLP 16-bit, fix_point(dҩu chҩm tƭnh), low-power DSP CPU và ÿѭӧc bә xung flash program cӝng vӟi on-chip dual-access RAM (DARAM). 26 SVTH:Trҫn NguyӉn Quang Tùng CHѬѪNG 3: TӘNG QUÁT Vӄ DSP TMSLF2407A 3.1 TӘNG QUAN Vӄ VI ĈIӄU KHIӆN TMS320LF2407A: Sӕ chân 144 chân C2xx DSP Core Có Chu kì lӋnh ÿӏnh mӭc 25ns RAM (16-bit word) DARAM 544 SARAM 2K On-chip Flash (16-bit word) 32K (4 sectors: 4K, 12K, 12K, 4K) On-chip ROM (16-bit word) Không Code Security for On-Chip Có Flash/ROM Giao tiӃp bӝ nhӟ ngoài Có Event Managers A and B EVA,EVB _ S͙ Timers 4 _ Compare (CMP)/PWM 12/16 _ Ḽy m̱u(CAP)/ encoder (QEP) 6/4 Watchdog Timer Có 10-Bit ADC Có _ Sӕ kênh 16 _ Thӡi gian chuyӇn ÿәi (minimum) 375 ns SPI (port nӕi tiӃp) Có SCI (port song song) Có CAN Có Sӕ chân I/O (Shared) 41 Ngҳt ngoài 5 ĈiӋn áp 3.3 V 27 SVTH:Trҫn NguyӉn Quang Tùng 28 SVTH:Trҫn NguyӉn Quang Tùng 3.2 PHÂN VÙNG BӜ NHӞ: 29 SVTH:Trҫn NguyӉn Quang Tùng 3.2.1 Bӝ nhӟ chѭѫng trình: 64k 16-bit words 30 SVTH:Trҫn NguyӉn Quang Tùng 3.2.2 Bӝ nhӟ RAM: 64k 16-bit words. 32word dành cho bӝ nhӟ bên trong (0000h-7FFFh), 32k work còn lҥi dành cho bӝ nhӟ ngoài (8000h-FFFFh) Khi ÿӏnh ÿӏa chӍ trӵc tiӃp, data memory ÿѭӧc ÿinh ÿӏa chi thành 1 block gӗm 128 word gӑi là data page. Toàn bӝ 64k cӫa data memory gӗm 512 data page tӯ 0 tӟi 511. Trang hiӋn tҥi ÿѭӧc xác ÿӏnh bӣi 9 bit cӫa DP 31 SVTH:Trҫn NguyӉn Quang Tùng 3.2.3 Vùng nhӟ giao tiӃp ngoҥi vi: 64k 16-bit work GIAO TIӂP VӞI BӜ NHӞ NGOÀI: Vùng nhӟ ngoài Kích thѭӟc (word) Tín hiӋu Program space 64K /PS Data space 64K /DS I/O space 64K /IS TÊN TÍN HIӊU CHӬC NĂNG A(0:15) Bus ÿӏa chӍ . D(0:15) Bus dӳ liӋu. /PS Dùng progam space ngoài /DS Dùng Data space ngoài /IS Giao tiӃp vӟi ngoҥi vi STRB Truy xuҩt bӝ nhӟ ngoài WE Write strobe RD Read strobe R/W Read /Write qualifier MP/MC Chӑn chӭc năng Microprocessor/microcontroller VIS OE Tích cӵc mӭc thҩp khi bus dӳ liӋu ÿang xuҩt dӳ liӋu ENA 144 NӃu kéo xuӕng mӭc thҩp thì chip sӁ bӓ qua chӭc năng tiӃp vӟi vùng nhӟ ngoài 32 SVTH:Trҫn NguyӉn Quang Tùng 3.3. CHӬC NĂNG CÁC CHÂN (TRÍCH TӮ DATA SHEET): 33 SVTH:Trҫn NguyӉn Quang Tùng 34 SVTH:Trҫn NguyӉn Quang Tùng 35 SVTH:Trҫn NguyӉn Quang Tùng 36 SVTH:Trҫn NguyӉn Quang Tùng 37 SVTH:Trҫn NguyӉn Quang Tùng 38 SVTH:Trҫn NguyӉn Quang Tùng 39 SVTH:Trҫn NguyӉn Quang Tùng 40 SVTH:Trҫn NguyӉn Quang Tùng 41 SVTH:Trҫn NguyӉn Quang Tùng 42 SVTH:Trҫn NguyӉn Quang Tùng 3.4 PHҪN MӄM 3.4.1 Thanh ghi hӋ thӕng: a. Thanh ghi SCSR1 Bit 15 Reserved Bit 14 CLKSRC. Chӑn nguӗn cho chân CLKOUT 0 Nguӗn là xung clock cӫa CPU output 1 Nguӗn là Watchdog clock Bits 13–12 LPM(1:0). Chӑn mode low_power (tiӃt kiӋm năng lѭӧng) Nhӳng bit này dùng ÿӇ chӑn mode khi CPU thӵc hiӋn lӋnh IDLE LPM(1:0) Low-Power mode selected 00 IDLE1 (LPM0) 01 IDLE2. (LPM1) 1x HALT (LPM2) Bits 11–9 PLL Clock prescale select. Scaler cho nguӗn xung dao ÿӝng cӫa chu kì máy CLKPS2 CLKPS1 CLKPS0 System Clock Frequency 0 0 0 4 x Fin 0 0 1 2 x Fin 0 1 0 1.33 x Fin 0 1 1 1 x Fin 1 0 0 0.8 x Fin 1 0 1 0.66 x Fin 1 1 0 0.57 x Fin 1 1 1 0.5 x Fin Note: Fin là tҫn sӕ vào tӯ thҥch anh. Bit 8 Reserved Bit 7 ADC CLKEN. ADC 0 Không cho xung clock tӟi module này 1 Cho xung clock tӟi module này và chҥy bình thѭӡng Bit 6 SCI CLKEN. SCI (Giao tiӃp nӕi tiӃp) 0 Không cho xung clock tӟi module này 1 Cho xung clock tӟi module này và chҥy bình thѭӡng Bit 5 SPI CLKEN. SPI (Serial Peripheral Interface) 43 SVTH:Trҫn NguyӉn Quang Tùng 0 Không cho xung clock tӟi module này 1 Cho xung clock tӟi module này và chҥy bình thѭӡng Bit 4 CAN CLKEN. CAN (Controller Area Network) 0 Không cho xung clock tӟi module này 1 Cho xung clock tӟi module này và chҥy bình thѭӡng Bit 3 EVB CLKEN. EVB (Event Manager B) 0 Không cho xung clock tӟi module này 1 Cho xung clock tӟi module này và chҥy bình thѭӡng Bit 2 EVA CLKEN. EVA (Event Manager A) module clock enable control bit 0 Không cho xung clock tӟi module này 1 Cho xung clock tӟi module này và chҥy bình thѭӡng Bit 1 Reserved Bit 0 ILLADR. Bit báo dùng sai ÿӏa chӍ hoһc ÿӏa chӍ cҩm Khi dùng ÿӏa chӍ cҩm bit này sӁ set lên 1 b.Thanh ghi SCSR2 Bits 15–7 Reserved Bit 6 Input-qualifier _ Xác nhұn ÿӝ dài chuҭn cӫa tính hiӋu vào Bit này dùng ÿӇ ÿӏnh chuҭn cho input signal ӣ các chân CAP1–6, XINT1/2, ADCSOC, and PDPINTA/B . I/O ko sӱ dөng chӭc năng này. Trҥng thái cӫa tín hiӋu chӍ ÿәi nӃu tín hiӋu ÿѭӧc giӳ hѫn 5 hoһc 11 chu kì máy: 0 5 chu kì máy 1 11 chu kì máy Bit 5 Watchdog Override. (WD protect bit), Clear_only bit Bit xác ÿӏnh có cho ngѭӡi sӱ dөng tҳt chӭc năng WatchDog hay ko 0 Bҧo vӋ WD khӓi viӋc bi tҳt bӣi software. 1 Cho phép tҳt chӭc năng thông qua bit WDDS trong WDCR. Dù bӏ clrear thì không lâu sau nó sӁ ÿѭӧc set lên 1, vi thӃ sӁ bҧo ÿҧm sӵ hoàn chӍnh cӫa WD Bit 4 XMIF Hi-Z Control Bit ÿiӅu khiӇn trҥng thái cӫa giao tiӃp bӝ nhӟ ngoài. 0 XMIF signals ӣ trҥn thái bình thѭӡng; i.e., not Hi-Z (high impedance) 1 All XMIF signal are forced to Hi-Z state 44 SVTH:Trҫn NguyӉn Quang Tùng Bit 3 Boot Enable Bit này tác ÿӝng lên chân BOOT_EN / XF lúc reset. Sau khi reset và khӣi ÿӝng, bit này có thӇ thay ÿәi 0. Không dùng Flash memory 1. Ĉӏa chӍ chѭѫng trình ÿѭӧc phân bӕ trên 0000 — 7FFF cӫa chip Bit 2 Chӑn chӭc năng Microprocessor / Microcontroller Bit này tác lên chân MP/MC lúc reset. Sau khi reset, bit này cho phép thay ÿәi viӋc thӵc hiӋn sofware trong chip hay ngoài chip 0 Microcontroller mode, Program Address nҵm 0000 — 7FFF bên trong (nhѭ Flash) 1 Microprocessor mode — Program Address range 0000 —7FFF nҵm ngoài (vi dө bӝ nhӟ ngoài) Bits 1–0 SARAM Program / Data Space Select DON PON SARAM status 0 0 SARAM nҵm trên vùng nhӟ ngoài 0 1 SARAM nҵm trên Program space 1 0 SARAM nҵm trên Data space 1 1 SARAM nҵm trên cҧ Data và Program spaces c. Thanh ghi chӑn chӭc năng chân 45 SVTH:Trҫn NguyӉn Quang Tùng 46 SVTH:Trҫn NguyӉn Quang Tùng d. Thanh ghi dӳ liӋu và chӑn chiӅu nhұp/ xuҩt Port 47 SVTH:Trҫn NguyӉn Quang Tùng Bit 15-8 AnDIR 0 Xuҩt port 1 Nhұp port Bit 7-0 Giá trӏ xuҩt/ nhұp port 48 SVTH:Trҫn NguyӉn Quang Tùng 3.4.2 NGҲT a. Các lӟp ngҳt: Có ṱt c̫ 7 lͣp ng̷t g͛m 1 lͣp không che ÿ˱ͫc và 6 lͣp che ÿ˱ͫc : Ĉӝ ѭu Vetor Vetor ngҳt Cho Nguӗn tiên Tên ngҳt ngҳt CPU trong lӟp phép che ngҳt Mô tҧ Lӟp ngҳt hӋ thӕng 1 Reset RSN không có không chân RS, reset tӯ chân, Watchdog tӯ watchdog timer 2 - - không có không CPU Emulator trap 3 NMI NMI không có không Ngҳt không Ngҳt không che Che Lӟp ngҳt chính 1 4 PDPINTA INT1 0020h có EVA Ngҳt bҧo vӋ 5 PDPINTB INT1 0019h có EVB Ngҳt bҧo vӋ 6 ADCINT INT1 0004h có ADC Ngҳt ADC ѭu tiên cao 7 XINT1 INT1 0001h có Ngҳt ngoài Ngҳt ngoài ѭu tiên cao 8 XINT2 INT1 0011h có Ngҳt ngoài Ngҳt ngoài ѭu tiên cao 9 SPIINT INT1 0005h có SPI Ngҳt SPI ѭu tiên cao 10 RXINT INT1 0006h có SCI Ngҳt truyӅn SCI ѭu tiên cao 11 TXINT INT1 0007h có SCI Ngҳt nhұn SCI ѭu tiên cao 12 CANMBINT INT1 0040h có CAN Ngҳt CAN ѭu tiên cao 13 CANERINT INT1 0041h có CAN Ngҳt lӛi CAN ѭu tiên cao Ngҳt lӟp chính 2 14 CMP1INT INT2 0021h có EVA Ngҳt compare1 15 CMP2INT INT2 0022h có EVA Ngҳt compare2 16 CMP3INT INT2 0023h có EVA Ngҳt compare3 17 T1PINT INT2 0027h có EVA Ngҳt chu kì Timer1 18 T1CINT INT2 0028h có EVA Ngҳt compare Timer1 19 T1UFINT INT2 0027h có EVA Ngҳt vӅ 0 Timer1 20 T1OFINT INT2 0027h có EVA Ngҳt tràn Timer1 21 CMP4INT INT2 0024h có EVB Ngҳt compare4 22 CMP5INT INT2 0025h có EVB Ngҳt compare5 23 CMP6INT INT2 0026h có EVB Ngҳt compare6 24 T3PINT INT2 002Fh có EVB Ngҳt chu kì Timer3 25 T3CINT INT2 0030h có EVB Ngҳt compare Timer3 49 SVTH:Trҫn NguyӉn Quang Tùng 26 T3UFINT INT2 0031h có EVB Ngҳt vӅ 0 Timer3 27 T3OFINT INT2 0032h có EVB Ngҳt tràn Timer3 Ngҳt lӟp chính 3 28 T2PINT INT3 002Bh có EVA Ngҳt chu kì Timer2 29 T2CINT INT3 002Ch có EVA Ngҳt compare Timer2 30 T2UFINT INT3 002Dh có EVA Ngҳt vӅ 0 Timer2 31 T2OFINT INT3 002Eh có EVA Ngҳt tràn Timer2 32 T4PINT INT2 0039h có EVB Ngҳt chu kì Timer4 33 T4CINT INT3 003Ah có EVB Ngҳt compare Timer4 34 T4UFINT INT3 003Bh có EVB Ngҳt vӅ 0 Timer4 35 T4OFINT INT3 003Ch có EVB Ngҳt tràn Timer4 Ngҳt lӟp chính 4 36 CAP1INT INT4 0033h có EVA Ngҳt Capture1 37 CAP2INT INT4 0034h có EVA Ngҳt Capture2 38 CAP3INT INT4 0035h có EVA Ngҳt Capture3 39 CAP4INT INT4 0036h có EVB Ngҳt Capture4 40 CAP5INT INT4 0037h có EVB Ngҳt Capture5 41 CAP6INT INT4 0038h có EVB Ngҳt Capture6 Ngҳt lӟp chính 5 42 SPIINT INT5 0005h có SPI Ngҳt SPI ѭu tiên thҩp 43 RXINT INT5 0006h có SCI Ngҳt truyӅn SCI ѭu tiên thҩp 44 TXINT INT5 0007h có SCI Ngҳt nhұn SCI ѭu tiên thҩp 45 CANMBINT INT5 0040h có CAN Ngҳt CAN ѭu tiên thҩp 46 CANERINT INT5 0041h có CAN Ngҳt lӛi CAN ѭu tiên thҩp Ngҳt lӟp chính 6 47 ADCINT INT1 0004h có ADC Ngҳt ADC ѭu tiên thҩp 48 XINT1 INT1 0001h có Ngҳt ngoài Ngҳt ngoài ѭu tiên thҩp 49 XINT2 INT1 0011h có Ngҳt ngoài Ngҳt ngoài ѭu tiên thҩp Không xác Ngҳt ҧo 0022h 0000h không CPU Ngҳt ҧo ÿӏnh 50 SVTH:Trҫn NguyӉn Quang Tùng b.Các thanh ghi ÿiӅu khiӇn: Thanh ghi cͥ ng̷t: Bits 15–6 Reserved.. Bit 5 INT6. Interrupt 6 flag. 0 Không có ngҳt nào trong INT6 1 Ĉang có ít nhҩt 1 ngҳt trong INT6. Bit 4 INT5. Interrupt 5 flag 0 Không có ngҳt nào trong INT5 1 Ĉang có ít nhҩt 1 ngҳt trong INT5 Bit 3 INT4. Interrupt 4 flag. 0 Không có ngҳt nào trong INT4 1 Ĉang có ít nhҩt 1 ngҳt trong INT4 Bit 2 INT3. Interrupt 3 flag. 0 Không có ngҳt nào trong INT3 1 Ĉang có ít nhҩt 1 ngҳt trong INT3 Bit 1 INT2. Interrupt 2 flag. This 0 Không có ngҳt nào trong INT2 1 Ĉang có ít nhҩt 1 ngҳt trong INT2 Bit 0 INT1. Interrupt 1 flag. 0 Không có ngҳt nào trong INT1 1 Ĉang có ít nhҩt 1 ngҳt trong INT1 Lѭu ý: ĈӇ xóa bit này ta phҧi set nó lên 1, hardware sӁ tӵ ÿѭa nó vӅ 0. Clear bit vӅ 0 không có tác dөng Thanh ghi cho phép ngҳt Bits 15–6 Reserved. Bit 5 INT6. Bit này dùng ÿӇ che hoһc không che lӟp INT6. 0 Lӟp INT6 ÿã bӏ che 1 Lӟp INT6 không bӏ che Bit 4 INT5. Bit này dùng ÿӇ che hoһc không che lӟp INT5. 51 SVTH:Trҫn NguyӉn Quang Tùng 0 Lӟp INT5 ÿã bӏ che 1 Lӟpl INT5 không bӏ che Bit 3 INT4. Bit này dùng ÿӇ che hoһc không che lӟp INT4 0 Lӟp INT4 ÿã bӏ che 1 Lӟp INT4 không bӏ che Bit 2 INT3 Bit này dùng ÿӇ che hoһc không che lӟp INT3 0 Lӟp INT3 ÿã bӏ che 1 Lӟp INT3 không bӏ che Bit 1 INT2. Bit này dùng ÿӇ che hoһc không che lӟp INT2 0 Lӟp INT2 ÿã bӏ che 1 Lӟp INT2 không bӏ che Bit 0 INT1. Bit này dùng ÿӇ che hoһc không che lӟp INT1 0 Lӟp INT1 ÿã bӏ che 1 Lӟp INT1 không bӏ che Lѭu ý: bit này không bӏ thay ÿәi khi reset Thanh ghi Vector Ngҳt Thanh ghi này sӁ load vector ngҳt có ÿӝ ѭu tiên cao nhҩt trong lӟp INTx tѭѫng ӭng mà CPU nhұn diӋn Bits 15–0 IRQ0.15–IRQ0.0 0 Không có ngҳt 1 Có ngҳt Thanh ghi Ngҳt ngoài XINT1CR, XINT2CR: 52 SVTH:Trҫn NguyӉn Quang Tùng Bit 15 XINT1(2) Flag Bit này thӇ hiӋn trҥng thái thay ÿәi xác ÿӏnh trên chân XINT1(2). Bit này bӏ clear bӣi interrupt knowledge,bӣi software set lên 1 (clear bit vӅ 0 không có tác dөng), hoһc reset. 0 Không có thay ÿәi 1 Sӵ thay ÿәi ÿѭӧc xác nhұn Bits 14–3 Reserved. Bit 2 Trҥng thái nhұn ngҳt 0 Ngҳt ÿѭӧc tҥo ra khi có cҥnh xuӕng 1 Ngҳt ÿѭӧc tҥo ra khi có cҥnh lên Bit 1 Ĉӝ ѭu tiên 0 High priority 1 Low priority Bit 0 Cho phép ngҳt 0 Disable interrupt 1 Enable interrupt c. Cách thӭc hoҥt ÿӝng: Khi có 1 tín hiӋu ngҳt xҧy ra, cӡ ngҳt IF tѭѫng ӭng sӁ ÿѭӧc set. NӃu ngҳt ÿó enable thì mӝt yêu cҫu ngҳt (INTx) sӁ ÿѭӧc tҥo ra bҵng các xác nhұn PIRQ. NӃu ngҳt disable thì IF vүn ÿѭѫc giӳ lҥi cho ÿӃn khi bi xóa bӣi phҫn mӅm. NӃu nhѭ ngҳt ÿѭӧc enable sau ÿó, khi IF vүn set, thì PIRQ sӁ ngay lұp tӭc ÿѭӧc xác nhұn. Khi PIRQ Yêu cҭu ngҳt set thanh ghi cӡ ngҳt cӫa CPU (IFR), nӃu ngҳt cӫa CPU ÿѭӧc enble bҵng viӋc set thanh ghi che ngҳt (IMR), CPU dӯng công viêc ÿang làm lҥi, che tҩt cà các ngҳt bҵng cách set bit INTM, lѭu lҥi trҥng thái, PC nhҧy tӟi vector cӫa lӟp ngҳt INTx (CPU Interrupt Vector) tѭѫng ӭng và thӵc thi chѭѫng trình ngҳt. Thanh ghi PIVR ÿѭӧc load giá vector ngҳt (peripheral interrupt vector). Sӱ dөng giá trӏ tѭѫng ӭng trong PIVR ÿӇ rӁ nhánh tӟi ngҳt tѭѫng ӭng ÿӇ thӵc thi chѭѫng trình d. Phantom Interrupt Vector _ Ngҳt ҧo: Phantom interrupt vector là 1 ngҳt hoàn thiӋn hӋ thӕng. Khi 1 tín hiӋu ngҳt ÿѭӧc tҥo ra nhѭng không có yêu cҫu ngҳt tѭѫng ӭng ÿѭӧc xác nhұn, thì Phantom interrupt vector ÿѭӧc sӱ dөng và lӛi sӁ ÿѭӧc xӱ lý. Phantom interrupt vector ÿѭӧc yêu cҫu khi có sӵ tranh chҩp giӳa các ngҳt. Hoһc khi 1 yêu cҫu ngҳt ÿѭӧc tҥo ra nhѭng cӡ ngҳt INTx bӏ xóa trѭӟc khi CPU nhұn thӭc ÿѭӧc nó. Trong trѭӡng hӧp này CPU không biӃt load peripheral interrupt vector nào vào PIVR. Trong cҧ 2 trѭӡng hѫp trên, phantom interrupt vecotr sӁ ÿѭӧc load vào PIVR thay cho pheripheral interrupt vector. e. Ngҳt bҧo vӋ (PDPINTx, x = A hoһc B) PDPINTx là chӭc năng dùng ÿӇ bҧo ÿҧm sӵ hoҥt ÿӝng an toàn cӫa hӋ thӕng nhѭ là biӃn ÿәi nguӗn hoһc ÿiӅu khiӇn ÿӝng cѫ. Khi có hiӋn tѭӧng quá dòng, quá áp, nhiӋt tăng cao, nӃu ngҳt PDPINTx ÿѭӧc cho phép thì tҩt cҧ các chân PWM sӁ lұp tӭc trӣ vӅ trҥng thái Hi_Z sau khi chân PDPINT xuӕng mӭc thҩp. 53 SVTH:Trҫn NguyӉn Quang Tùng 3.4.3.EVENT MANAGER (EV) Gӗm 2 event manager A và B (EVA và EVB), cҧ 2 thành phҫn này ÿӅu có các khӕi chӭc năng nhѭ sau: Các chӭc năng: _Hai timer _Ba ÿѫn vӏ so sánh _ĈiӅu rӝng xung (PWM) _Ba ÿѫn vӏ lҩy mүu _Ĉӑc xung encoder _Ngҳt logic a. Các thanh ghi cӫa Event Manager (EV): 54 SVTH:Trҫn NguyӉn Quang Tùng 55 SVTH:Trҫn NguyӉn Quang Tùng b. Timer: Các thanh ghi ÿi͉u khi͋n: Thanh ghi TxCON Bits 15–14 Free, Soft. Emulation control bits. 00 Stop immediately on emulation suspend 01 Stop after current timer period is complete on emulation suspend 10 Operation is not affected by emulation suspend 11 Operation is not affected by emulation suspend Bit 13 Reserved. Bits 12–11 TMODE1–TMODE0. Chӑn mode. 00 Stop/Hold 01 Continuous-Up/-Down Count Mode 10 Continuous-Up Count Mode 11 Directional-Up/-Down Count Mode Bits 10–8 TPS2–TPS0. Input Clock Prescaler. 000 x/1 100 x/16 001 x/2 101 x/32 010 x/4 110 x/64 011 x/8 111 x/128 x = tҫn sӕ cӫa CPU Bit 7 T2SWT1. Ӣ thanh ghi T2CON cӫa EVA, bit này là T2SWT1. Bit này cho phép Timer 2 khӣi ÿӝng cùng lúc vӟi Timer 1. Ӣ thanh ghi T1CON bit này reserved T4SWT3. Ӣ thanh ghi T4CON cӫa EVA, bit này là T4SWT1. Bit này cho phép Timer 4 khӣi ÿӝng cùng lúc vӟi Timer 3. Ӣ thanh ghi T4CON bit này reserved 0 Sӱ dөng bit TENABLE riêng 1 Sӱ dөng bit TENABLE trong T1CON or T3CON ÿӇ enable hoһc disable chung cho 2 timer còn lҥi. Bit 6 TENABLE. Cho chҥy timer. 0 Cho dӯng timer, prescaler bӏ reset 1 Chҥy timer Bits 5–4 TCLKS1, TCLKS0. Chӑn nguӗn xung clock 5 4 Source 56 SVTH:Trҫn NguyӉn Quang Tùng 0 0 Internal 0 1 External 1 0 Reserved 1 1 QEP Circuit† (in case of Timer 2/Timer 4) Bits 3–2 TCLD1, TCLD0. ĈiӅu kiӋn load lҥi thanh ghi Timer Compare Register (TxCMPR) 00 Khi thanh ghi counter (TxCNT) vӅ 0 01 Khi counter (TxCNT) vӅ 0 hoһc trùng vӟi chu kì 10 Ngay lұp tӭc 11 Reserved Bit 1 TECMPR. Timer compare enable. 0 Disable timer compare operation 1 Enable timer compare operation Bit 0 SELT1PR. Trong thanh ghi T2CON bit này là SELT1PR (Period register select). Khi set lên 1 thanh ghi chu kì (T1PR) cӫa Timer 1 ÿѭѫc chӑn cho Timer 2. Bit này là reserved bit trong T1CON. SELT3PR. Trong thanh ghi T2CON bit này là SEL31PR (Period register select). Khi set lên 1 thanh ghi chu kì (T1PR) cӫa Timer 1 ÿѭѫc chӑn cho Timer 2. Bit này là reserved bit trong T1CON. 0 Sӱ dөng chu kì riêng 1 Sӱ dөng T1PR (T3PR) cho Timer 1và 2 (3 và 4) Thanh ghi GTCONA/B: Bit 15 Reserved. Bit 14 T2(4)STAT. Trҥng thái Timer 2(4). Read only. 0 Ĉang ÿӃm xuӕng 1 Ĉang ÿӃm lên 57 SVTH:Trҫn NguyӉn Quang Tùng Bit 13 T1(3)STAT. Trҥng thái Timer 1(3). Read only. 0 Ĉang ÿӃm xuӕng 1 Ĉang ÿӃm lên Chú ý: Bit 14 và 13 sӁ thay ÿәi theo trҥng thái cӫa chân TDIRA (trong mode Directional-Up/- Down Count) Bits 12–11 Reserved. Bits 10–9 T2(4)TOADC. Khӣi ÿӝng ADC vӟi Timer 2(4). 00 Không khӣi ÿӝng ADC 01 ViӋc set cӡ underflow interrupt sӁ khӣi ÿӝng ADC 10 ViӋc set cӡ period interrup sӁ khӣi ÿӝng ADC 11 ViӋc set cӡ compare interrupt sӁ khӣi ÿӝng ADC Bits 8–7 T1(3)TOADC. Khӣi ÿӝng ADC vӟi Timer 1(3). 00 Không khӣi ÿӝng ADC 01 ViӋc set cӡ underflow interrupt sӁ khӣi ÿӝng ADC 10 ViӋc set cӡ period interrup sӁ khӣi ÿӝng ADC 11 ViӋc set cӡ compare interrupt sӁ khӣi ÿӝng ADC Bit 6 TCOMPOE. Cho phép Compare output. NӃu PDPINTx tích cӵc thì bit này bӏ clear. 0 Disable tҩt cҧ Timer compare outputs (tҩt cҧ ÿӅu lên trҥng thái hi-z) 1 Cho phép Bits 5–4 Reserved. Bits 3–2 T2(4)PIN. Tính chҩt cӫa Timer 2(4) compare output. 00 Luôn thҩp 01 Tích cӵc mӭc thҩp 10 Tích cӵc mӭc cao 11 Luôn cao Bits 1–0 T1(3)PIN. Tính chҩt cӫa Timer 1(3) compare output. 00 Luôn thҩp 01 Tích cӵc mӭc thҩp 10 Tích cӵc mӭc cao 11 Luôn cao Các mode: _Stop/Hold mode: Tҩt các trҥng thái ÿӅu dӯng và ÿѭӧc giӳ trong mode này. Timer counter, compare output, prescaler counter ÿӅu không ÿәi 58 SVTH:Trҫn NguyӉn Quang Tùng Khi thanh ghi counter (TxCNT) ÿӃm tӟi bҵng vӟi thanh ghi chu kǤ (TxPR), thanh ghi compare (TxCMPR) các cӡ ngҳt tѭѫng ӭng overflow, underflow, compare sӁ ÿѭӧc set, ÿӗng thӡi tҥo 1 trigger kích ADC. NӃu nhѭ cӡ ngҳt tѭѫng ӭng không bӏ che thì sӁ tao ngҳt. tín hiӋu tӯ chân TDIRA/B sӁ bӏ bӓ qua _Directional Up-/Down-Counting mode: Mode này tѭѫng tӵ Continuous Up Counting mode khác ӣ chӛ là có thӇ ÿӃm lên hoһc xuӕng tùy thuӝc vào mӭc tích cӵc cӫa chân TDIRA/B _Continuous Up-/Down-Counting mode: Counter timer sӁ ÿӃm lên tӟi hӃt giá trӏ trong thanh ghi chu kǤ rӗi lҥi giҧm vӅ 0, chu kì cӫa timer này bҵng 2 lҫn giá trӏ trong TxPR. Mode này cNJng bӓ qua chân TDIRA/B 59 SVTH:Trҫn NguyӉn Quang Tùng c. PWM Ĉһc ÿiӇm: TMS320LF2407A hӛ trӧ 2 ÿѫn vӏ xuҩt xung PWM: Timer Compare Output: gӗm 4 chân output tѭѫng ӭng vӟi 4 Timer Compare Units: Gӗm 12 chân output, 1 timer ÿiӅu khiӇn 3 chân: Timer 1 ÿiӅu khiӇn chân PWM1,..6; Timer 3 ÿiӅu khiӇn chân PWM7,…12. Timer Compare: Phҫn này không có ӭng dөng Dead Band, ÿѫn giҧn chi là xuҩt xung vuông. Xung PWM ÿѭѫc xuҩt ra các chân PWM/TxCMP (x = 1,2,3,4) tѭѫng ӭng vӟi các Timer Phҫn này gӗm 2 mode: Xung tam giác không ÿӕi xӭng và Xung tam giác ÿӕi xӭng Xung tam giác không ÿӕi xӭng: Mode này sӱ dөng Countinous Up-Couting mode cӫa Timer, khi TxCNT trùng vӟi TxCMPR thì chân TxPWM sӁ tích cӵc (high hoһc low), khi TxCNT trùng vӟi TxPR thì sӁ không tích cӵc. Khi TxCMPR bҵng 0000h thì chân PWM luôn tích cӵc, còn TxCMPR lӟn hѫn TxPR thì chân PWM luôn không tích cӵc 60 SVTH:Trҫn NguyӉn Quang Tùng Xung tam giác ÿӕi xӭng: Mode này sӱ dөng Countinous Up/Down-Counting mode cӫa Timer, khi TxCNT ÿang ÿӃm lên và bҵng TxCMPR chân PWM bҳt ÿҫu tich cӵc, duy trì nhѭ thӃ cho ÿӃn khi TxCNT ÿӃm xuӕng và bҵng TXCMPR lҫn nӳa thì không tích cӵc. Khi TxCMPR bҵng 0000h thì chân PWM luôn tích cӵc, còn TxCMPR lӟn hѫn TxPR thì chân PWM luôn không tích cӵc Compare Unit: Cách tҥo xung Tam giác ÿӕi xӭng và bҩt ÿӕi xӭng tѭѫng tӵ nhѭ Timer Compare nhѭng có chӭc năng Dead band hӛ trӧ viӋc ÿiӅu khiӇn ÿӝng cѫ nhҵm chӕng hiӋn tѭӧng trùng dүn. Bên cҥnh ÿó, cách quҧn lý thanh ghi Compare CMPRx theo hѭӟng hӛ trӧ viӋc ÿiӅu chӃ Vector không gian Có 3 compare unit (1, 2, 3) trong module EVA và 3 compare unit (4, 5, 6) trong module EVB. Mӛi compare unit có 2 PWM output tѭѫng ӭng. Time base cho compare unit ÿѭѫc cung ӭng bӣi Timer 1 (cho EVA) và Timer 3 (cho EVB). 61 SVTH:Trҫn NguyӉn Quang Tùng Các thanh ghi ÿi͉u khi͋n: Thanh ghi COMCONA/B: Bit 15 Cho phép Compare unit. 0 Cҩm. Các thanh ghi (CMPRx, ACTRA/B) ko có tác dөng 1 Cho phép Bits14–13 CLD1, CLD0. ĈiӅu kiӋn reload Compare register CMPRx. 00 Khi T1CNT = 0 (underflow) 01 Khi T1CNT = 0 hoһc T1CNT = T1PR (on underflow hoһc period match) 10 Ngay lұp tӭc 11 Reserved Bit 12 SVENABLE. Cho phép dùng space vector PWM mode 62 SVTH:Trҫn NguyӉn Quang Tùng 0 Cҩm 1 Cho phép Bits 11–10 ACTRLD1, ACTRLD0. ĈiӅu kiӋn reload Action register (ACTRA/B) 00 Khi T1(3)CNT = 0 (underflow) 01 Khi T1(3)CNT = 0 hoһc T1CNT = T1PR (on underflow hoһc period match) 10 Ngay lұp tӭc 11 Reserved Bit 9 FCOMPOE. Cho phép xuҩt xung. Active PDPINTA/B sӁ clear bit này. 0 Chân PWM output pins ӣ trҥng thái high-Z 1 Chân PWM output ÿѭӧc enable Bit 8 PDPINTA STATUS Bit này thӅ hiӋn trҥng thái hiӋn thӡi cӫa chân PDPINTA/B. Bits 7–0 Reserved. Thanh ghi ACTRA/B: Bit 15 SVRDIR. ChiӅu quay cӫa space vector PWM 0 Theo chiӅu kim ÿӗng hӗ 1 Ngѭӧc chiӅu kim ÿӗng hӗ Bits 14–12 D2–D0. Các bit cѫ bҧn dùng cho space vector PWM Bits 11–10 CMP6ACT1–0. Tác ÿӝng trên chân 6(12). 00 Luôn low 01 Tích cӵc mӭc cao 10 Tích cӵc mӭc thҩp 11 Luôn high Bits 9–8 CMP5ACT1–0. Tác ÿӝng trên chân 5(11) 00 Luôn low 01 Tích cӵc mӭc cao 63 SVTH:Trҫn NguyӉn Quang Tùng 10 Tích cӵc mӭc thҩp 11 Luôn high Bits 7–6 CMP4ACT1–0. Tác ÿӝng trên chân 4(10). 00 Luôn low 01 Tích cӵc mӭc cao 10 Tích cӵc mӭc thҩp 11 Luôn high Bits 5–4 CMP3ACT1–0. Tác ÿӝng trên chân 3(9). 00 Luôn low 01 Tích cӵc mӭc cao 10 Tích cӵc mӭc thҩp 11 Luôn high Bits 3–2 CMP2ACT1–0 Tác ÿӝng trên chân 2(8). 00 Luôn low 01 Tích cӵc mӭc cao 10 Tích cӵc mӭc thҩp 11 Luôn high Bits 1–0 CMP1ACT1–0. Tác ÿӝng trên chân 1(7). 00 Luôn low 01 Tích cӵc mӭc cao 10 Tích cӵc mӭc thҩp 11 Luôn high d. Dead Band Ĉѭӧc sӱ dөng ÿӇ tránh hiӋn tѭӧng trùng dүn khi ÿiӅu khiӇn ÿӝng cѫ bҵng viӋc ÿóng ngҳt các thersistor. Các thanh ghi ÿiӅu khiӇn: DBTCONA/B 64 SVTH:Trҫn NguyӉn Quang Tùng Bits 15–12 Reserved Bits 11–8 DBT3 (MSB)–DBT0 (LSB). Thӡi gian cӫa Dead Band Bit 7 EDBT3. Dead-band timer 3 enable (Cho chân PWM5 and PWM6 cӫa Compare Unit 3). 0 Disable 1 Enable Bit 6 EDBT2. Dead-band timer 2 enable (Cho chân PWM3 and PWM4 cӫa Compare Unit 2). 0 Disable 1 Enable Bit 5 EDBT1. Dead-band timer 1 enable (Cho chân PWM1 and PWM2 cӫa Compare Unit 1). 0 Disable 1 Enable Bits 4–2 DBTPS2 to DBTPS0. Dead-band timer prescaler. 000 x/1 001 x/2 010 x/4 011 x/8 100 x/16 101 x/32 110 x/32 111 x/32 x = Tҫn sӕ cӫa CPU Bits 1–0 Reserved. 65 SVTH:Trҫn NguyӉn Quang Tùng Sѫ ÿӗ hoҥt ÿӝng: e. Encoder: Các thanh ghi ÿiӅu khiӇn: Bit 15 CAPRES. Capture reset. 0 Xóa tҩt cҧ các thanh ghi lҩy mүu và Encoder 1 Không tác ÿӝng Bits 14–13 CAPQEPN. Thanh ghi ÿiӅu khiӇn Capture Units 2 and 1 và Encoder (QEP) 00 Disables Capture Units 1 và 2 và Encoder. FIFO stacks không thay ÿәi giá trӏ 01 Enables Capture Units 1 và 2, disable Encoder 66 SVTH:Trҫn NguyӉn Quang Tùng 10 Reserved 11 Enables Encoder. Disable Capture Units, khi ÿó các bit 4–7 và 9 bӏ bӓ qua Bit 12 CAP3EN. Capture Unit 3 control. 0 Disables Capture Unit 3; FIFO stack cӫa Capture Unit 3 không thay ÿәi giá trӏ 1 Enable Capture Unit 3 Bit 11 Reserved. Bit 10 CAP3TSEL Chӑn GP timer cho Capture Unit 3. 0 Timer 2 1 Timer 1 Bit 9 CAP12TSEL. Chӑn GP timer cho Capture Units 1 and 2. 0 Timer 2 1 Timer 1 Bit 8 CAP3TOADC. Capture Unit 3 kích ADC. 0 Không tác ÿӝng 1 Khӣi ÿӝng ADC khi cӡ CAP3INT set Bits 7–6 CAP1EDGE. Xác ÿӏnh cҥnh cho Capture Unit 1. 00 Không ÿӏnh nghƭa 01 Cҥnh lên 10 Cҥnh xuӕng 11 Cҧ hai Bits 5–4 CAP2EDGE. Xác ÿӏnh cҥnh cho Capture Unit 2. 00 Ko ÿӏnh nghƭa 01 Cҥnh lên 10 Cҥnh xuӕng 11 Cҧ hai Bits 3–2 CAP3EDGE. Xác ÿӏnh cҥnh cho Capture Unit 3. 00 No detection 01 Cҥnh lên 10 Cҥnh xuӕng 11 Cҧ hai Bits 1–0 Reserved. 67 SVTH:Trҫn NguyӉn Quang Tùng Bit 15 CAPRES. Capture reset. 0 Xóa tҩt cҧ các thanh ghi lҩy mүu và Encoder 1 Không tác ÿӝng Bits 14–13 CAPQEPN. Thanh ghi ÿiӅu khiӇn Capture Units 4 and 5 và Encoder (QEP) 00 Disables Capture Units 4 và 5 và Encoder. FIFO stacks không thay ÿәi giá trӏ 01 Enables Capture Units 4 và 5, disable Encoder 10 Reserved 11 Enables Encoder. Disable Capture Units 4và 5, khi ÿó các bit 4–7 và 9 bӏ bӓ qua Bit 12 CAP6EN. Capture Unit 6 control. 0 Disables Capture Unit 6; FIFO stack cӫa Capture Unit 6 không thay ÿәi giá trӏ 1 Enable Capture Unit 6 Bit 11 Reserved. Reads return zero; writes have no effect. Bit 10 CAP6TSEL Chӑn GP timer cho Capture Unit 6. 0 Timer 3 1 Timer 4 Bit 9 CAP45TSEL. Chӑn GP timer cho Capture Units 4 and 5. 0 Timer 3 1 Timer 4 Bit 8 CAP6TOADC. Capture Unit 6 kích ADC. 0 No action 1 Khӣi ÿӝng ADC khi cӡ CAP6INT set Bits 7–6 CAP4EDGE. Xác ÿӏnh cҥnh cho Capture Unit 4. 00 Không xác ÿӏnh 01 Cҥnh lên 10 Cҥnh xuӕng 11 Cҧ hai Bits 5–4 CAP5EDGE. Xác ÿӏnh cҥnh cho Capture Unit 5. 00 Không xác ÿӏnh 01 Cҥnh lên 10 Cҥnh xuӕng 11 Cҧ hai 68 SVTH:Trҫn NguyӉn Quang Tùng Bits 3–2 CAP6EDGE. Xác ÿӏnh cҥnh cho Capture Unit 6. 00 Không xác ÿӏnh 01 Cҥnh lên 10 Cҥnh xuӕng 11 Cҧ hai Bits 1–0 Reserved. Cách thӭc hoҥt ÿӝng: Quadrature Encoder nhұn tín hiӋu xung tӯ chân CAP1/QEP1 và CAP2/QEP2 (CAP4/QEP3 cho EVB) làm nguӗn xung clock cho Timer 2 (hoһc 4 vӟi EVB). Ӣ chӭc năng này ta chӑn mode Directional Up/Down cho Timer. Khi qua QEP circuit, tín hiӋu chia làm 2 phҫn: Mӝt là tín hiӋu xung clock cho timer. Lѭu ý tín hiӋu này bҵng ¼ tín hiӋu ÿӑc tӯ Encoder Hai là tín hiӋu xác ÿӏnh chiӅu quay cӫa ÿӝng cѫ. Giҧ sӱ vӟi 1 chiӅu quay nhҩt ÿӏnh Timer ÿang ÿӃm lên thì khi ÿҧo chiӅu quay Timer sӁ ÿӃm xuӕng Các b˱ͣc khͧi ÿ͡ng QEP: 1) Load chu kì, biӃn ÿӃm, giá trӏ ban ÿҫu cho GP timer 2 (nӃu cҫn) 2) Chӑn mode directional-up/down mode cho Timer, chӑn nguӗn xung clock tӯ QEP circuits ӡ thanh ghi T2CON 3) Enable QEP circuit ӣ thanh ghi CAPCONA 3.4 ADC Ĉһc ÿiӇm: _10 bit ADC _16 chân analog input ADC _Có thӇ lҩy mүu theo 2 module 8 chân – 8 -state sequencers (SQE1 và SQE2) hoһc xӃp chӗng thành 16 chân – cascaded (SQE) _16 thanh ghi kӃt quҧ _ĈiӅu khiӇn ngҳt linh hoҥt _Thӡi gian lҩy mүu và chuyӇn ÿәi có thӇ thay ÿәi ÿѭӧc 69 SVTH:Trҫn NguyӉn Quang Tùng Các thanh ghi: Thanh ghi ACTRL1: Bit 15 Reserved Bit 14 RESET. Reset module ADC bҵng software. Set only Ĉây là bit reset chung cho toàn bӝ module ADC. Tҩt cҧ các thanh ghi ÿӅu vӅ trҥng thái reset nhѭ là reset cҧ chip 0 Không tác dөng 1 Reset (bit này sӁ trӣ vӅ 0 sau khi set) Lѭu ý: sau khi reset trên thanh ghi ADCTRL1 thì cҫn phҧi chèn 1 khoҧng thӡi gian delay bҵng lӋnh NOP rӗi mӟi tiӃp tөc cài ÿһt giá tri cho ADCTRL1: 70 SVTH:Trҫn NguyӉn Quang Tùng Bits 13, 12 SOFT and FREE. Soft and Free bits Soft Free 0 0 Immediate stop on suspend 1 0 Complete current conversion before stopping X 1 Free run, continue operation regardless of suspend Bits 11–8 ACQ PS3 – ACQ PS0. Thӡi gian giӳa 2 lҫn lҩy mүu Bit 7 CPS. Conversion clock prescale This bit defines the ADC conversion logic clock prescale 0 Fclk = CLK/1 1 Fclk = CLK/2 CLK = tҫn sӕ xung clock CPU Bit 6 CONT RUN. Continuous run 0 Start-stop mode 1 Continuous conversion mode Bit 5 INT PRI. Ĉӝ ѭu tiên ngҳt 0 High priority 1 Low priority Bit 4 SEQ CASC. Bit chӑn Cascade mode hoһc Dual-sequencer mode 0 Dual-sequencer mode. 1 Cascaded mode. Bit 3 CAL ENA. Offset calibration enable When set to 1, CAL ENA disables the input channel multiplexer, and connects the calibration reference selected by the bits HI/LO and BRG ENA to the ADC core inputs. The calibration conversion can then be started by setting bit 14 of ADCTRL2 register (STRT CAL) to 1. Note that CAL ENA should be set to 1 first before the STRT CAL bit can be used. Note: This bit should not be set to 1 if STEST ENA = 1 0 Calibration mode disabled 1 Calibration mode enabled Bit 2 BRG ENA. Bridge enable Together with the HI/LO bit, BRG ENA allows a reference voltage to be converted in calibration mode. See the description of the HI/LO bit for reference voltage selections during calibration. 0 Full reference voltage is applied to the ADC input 1 A reference midpoint voltage is applied to the ADC input Bit 1 HI/LO. VREFHI/VREFLO selection When the fail self-test mode is enabled (STEST ENA = 1), HI/LO defines the test voltage to be connected. In calibration mode, HI/LO defines the reference source polarity; see Table 7–5. In normal operating mode, HI/LO has no effect. 0 VREFLO is used as precharge value at ADC input 1 VREFHI is used as precharge value at ADC input 71 SVTH:Trҫn NguyӉn Quang Tùng Bit 0 STEST ENA. Self-test function enable 0 Self-test mode disabled 1 Self-test mode Thanh ghi ADCTRL2: Bit 15 EVB SOC SEQ. Cho phép SEQ ÿѭӧc kích bӡi EVB 0 Không cho phép 1 Cho phép Bit 14 RST SEQ1 / STRT CAL. Reset Sequencer1/Start Calibration Trѭӡng hӧp: Calibration Disabled (Bit 3 of ADCTRL1) = 0 0 No action 1 Lұp tӭc reset, trigger sӁ chӡ ӣ CONV00. Quá trình chuyӇn ÿәi sӁ bӏ bӓ ngang Trѭӡng hӧp: Calibration Enabled (Bit 3 of ADCTRL1) = 1 Writing a 1 to this bit will begin the converter calibration process. 0 No action 1 Immediately start calibration process Bit 13 SOC SEQ1. Kích ADC SEQ1 chҥy. Bit này ÿѭӧc set bӣi các trigger sau: _ S/W – Software writing a 1 to this bit _ EVA – Event Manager A _ EVB – Event Manager B (only in cascaded mode) _ EXT – External pin (i.e., the ADCSOC pin) Bit 12 SEQ1 BSY. SEQ1 Busy 0 Sequencer ÿang rҧnh rӛi, ÿӧi trigger 1 ViӋc chuyӇn ÿәi A/D ÿang diӉn ra Bits 11–10 INT ENA SEQ1. chӑn mode cho Interrup Bit 11 Bit 10 Operation Description 0 0 Interrupt is Disabled 0 1 Interrupt Mode 1: Yêu cҫu ngҳt xҧy ra ngay cӡ ngҳt SEQ1 ÿѭӧc set 1 0 Interrupt Mode 2: Cho phép ngҳt mӛi lҫn kӃt thúc quá trìng chuyӇn ÿәi 1 1 Reserved Bit 9 INT FLAG SEQ1. Cӡ ngҳt ADC cho SEQ1, clear bang cach set 1 0 Không có ngҳt 1 Có ngҳt 72 SVTH:Trҫn NguyӉn Quang Tùng Bit 8 EVA SOC SEQ1. Cho phép kíck SEQ1 bҵng EVA 0 Không cho phép. 1 Cho phép Bit 7 EXT SOC SEQ1. Cho phép kích SEQ1 bҵng chân External 0 Không cho phép 1 Cho phép Bit 6 RST SEQ2. Reset SEQ2 0 Không reset 1 Reset SEQ2, trigger chӡ tҥi CONV08. Quá trình chuyӇn ÿәi sӁ bӏ bӓ ngang Bit 5 SOC SEQ2. Kích A/D SEQ2 Các trigger ÿѭӧc set: _ S/W – Software writing of 1 to this bit _ EVB – Event Manager B Bit 4 SEQ2 BSY. SEQ2 Busy 0 Sequencer ÿang rҧnh rӛi, ÿӧi trigger 1 ViӋc chuyӇn ÿәi A/D ÿang diӉn ra Bits 3–2 INT ENA SEQ2. chӑn mode cho Interrup Bit 3 Bit 2 Operation Description 0 0 Interrupt is Disabled 0 1 Interrupt Mode 1: Yêu cҫu ngҳt xҧy ra ngay cӡ ngҳt SEQ1 ÿѭӧc set 1 0 Interrupt Mode 2: Cho phép ngҳt mӛi lҫn kӃt thúc quá trìng chuyӇn ÿәi 1 1 Reserved Bit 1 INT FLAG SEQ2. Cӡ ngҳt ADC cho SEQ2 0 Không có ngҳt 1 Có ngҳt . Bit 0 EVA SOC SEQ2. Cho phép kíck SEQ2 bҵng EVB 0 Không cho phép. 1 Cho phép Thanh ghi MAXCONV: Bits 15–7 Reserved 73 SVTH:Trҫn NguyӉn Quang Tùng Bits 6–0 MAX CONVn. Nhóm 7 bit này xác ÿӏnh sӕ chuyӇn ÿәi thӵc hiӋn khi có 1 trigger Vӟi SEQ1, các bits MAX CONV1_2 – 0 ÿѭӧc sӱ dөng. Vӟi SEQ2, các bits MAX CONV2_2 – 0 ÿѭӧc sӱ dөng. Vӟi SEQ, các bits MAX CONV1_3– 0 ÿѭӧc sӱ dөng.. Sӕ chuyӇn ÿәi bҵng giá trӏ MAXCONn + 1 Thanh ghi CHSELSEQn: Mӛi nhóm 4 bit cӫa thanh ghi thӇ hiӋn chân ADC ÿѭӧc sӱ dөng: Thanh ghi RESULTn: 74 SVTH:Trҫn NguyӉn Quang Tùng Phân biӋt giӳa 8-state sequencers (SEQ1 and SEQ2) và cascaded (SEQ): Cách thӭc hoҥt ÿӝng: Sau khi reset ADC, ADC sӁ chӡ trigger kích. Khi ADC nhұn ÿѭӧc 1 trigger tӯ EVA, EVB hoһc chân External, SEQ CNTRn sӁ nhұn giá trӏ tӯ MAX CONVn, và có các tình huӕng có thӇ xҧy ra sau: Trѭӡng hӧp 1: SEQ1 idle and SOC 0 SOC ÿѭӧc set lên 1 và ngay lұp tӭc bҳt ÿҫu quá trình chuyӇn ÿәi, set SEQn Trѭӡng hӧp 2: SEQ1 busy and SOC 0 SOC set lên 1 và chӡ cho ÿӃn khi SEQ1 idle trӣ lҥi thì bҳt ÿҫu thӵc hiӋn quá trình chuyӇn ÿәi mӟi, set SEQn Trѭӡng hӧp 3: SEQ1 busy and SOC 1 Tҩt cҧ các trigger ÿӅu bӏ bӓ qua ADC bҳt ÿҫu lҩy mүu và chuyӇn ÿәi tӯ các nhóm bit chӑn chân ÿҫu tiên (vӟi SEQ1, SEQ là CONV00 và SEQ2 là CONV08), bit SEQn set lên 1. Khi 1 chuyӇn ÿәi ADC hoàn tҩt thì SEQ CNTRn sӁ giҧm ÿi 1 và clear bit SEQn, set cӡ ngҳt INT FLAG SEQn Ӣ mode Start/Stop (CONT RUN = 0), thì ADC sӁ dӯng lҥi và chӡ trigger mӟi. Khi có trigger mӟi, nӃu không reset thì lһp lҥi quá trình trên nhѭng tҥi ÿӏa chӍ trӑn chân tiӃp theo ӣ quá trình trѭӟc. NӃu ÿӃn giá trӏ, cuӕi ví dө nhѭ CONV07 sӁ tӵ ÿӝng quay vӅ CONV00 Ӣ mode Continuos Convertion (CONT RUN =1), ÿӏa chӍ chӑn chân sӁ quay lҥi tӯ CONV00 (hoһc CONV08 vӟi SEQ2), không reset, quá trình cӭ lһp lҥi 75 SVTH:Trҫn NguyӉn Quang Tùng KӃt quҧ thu ÿѭӧc sӁ chӭa trong các thanh ghi RESULTn tѭѫng ӭng tӯ RESULT00 tӟi RESULT15. Lѭu 10 bit tӯ bit 15 tӟi bit 6. 76 SVTH:Trҫn NguyӉn Quang Tùng CHѬѪNG 4 SѪ ĈӖ KHӔI VÀ GIҦI THUҰT ĈIӄU KHIӆN 77 SVTH:Trҫn NguyӉn Quang Tùng Chѭѫng 4: SѪ ĈӖ KHӔI VÀ GIҦI THUҰT ĈIӄU KHIӆN 4.1 SѪ ĈӖ KHӔI 4.1.1 PHѬѪNG PHÁP V/F VÒNG HӢ, KHӢI ĈӜNG MӄM 78 SVTH:Trҫn NguyӉn Quang Tùng 4.1.2 PHѬѪNG PHÁP V/F VÒNG KÍN V ector không gian H àm V _F 79 SVTH:Trҫn NguyӉn Quang Tùng 4.2 GIҦI THUҰT ĈIӄU KHIӆN 4.2.1 Phѭѫng pháp v-f vòng hӣ, khӣi ÿӝng mӅm a. Chѭѫng trình chính Ĉӑc tӕc ÿӝ tӯ ADC ĈúngSai Sai Ĉúng alpha = anpha + 2ɩ* tӕcÿӝ*thӡi gian lҩy mүu sector = 1 + 3*alpha/ɩ alpha_sect = anpha – (sector -1) Ĉӑc tín hiӋu ÿiӅu khiӇn RUN/STOP, KEY/ADC Bҳt ÿҫu Set các mode Khai báo biӃn Ĉӏnh nghƭa các hҵng sӕ Ĉӑc tӕc ÿӝ tӯ máy tính KEY/ADC =1 RUN/STOP = 1 Cӡ ngҳt Timer2=1 Ĉúng Sai 80 SVTH:Trҫn NguyӉn Quang Tùng Ĉúng Ĉúng Sector = 2 CMPR1= Tx*dy+T1 CMPR2= T1 CMPR3= Tx-T1 END Sai Sai Vout =60 M =Vout/VDC dx = M*sin(ɩ/3 – alpha_sect) dy = M*sin(alpha_sect) T1 = (1 – dx – dy) Sector = 1 CMPR1= T1 CMPR2=Tx*dx + T1 CMPR3= Tx-T1 END Tӕc ÿӝ >50 ĈúngSai Vout = Vo + (Vmax – Vo)*tӕcÿӝ/Fmax Ĉúng Tҥo vector không gian 81 SVTH:Trҫn NguyӉn Quang Tùng Ĉúng Sai Sai Sector = 3 END Sector = 4 CMPR1= Tx-T1; CMPR2= Tx*dy+T1 CMPR3= T1 END Sector = 5 CMPR1= Tx*dx+T1 CMPR2= Tx-T1 CMPR3=T1 END Ĉúng Sai CMPR1= Tx-T1 CMPR2= T1 CMPR3= Tx*dx+T1 82 SVTH:Trҫn NguyӉn Quang Tùng b. Các ngҳt: Ngҳt Timer3: Cӭ 200ms tҥo ngҳt 1 lҫn ÿӇ gӱi tӕc ÿӝ hӗi tiӃp vào máy tính Ngҳt Timer3 Gӱi tín hiӋu tӕc ÿӝ hӗi tiӃp vào máy END CMPR1= T1 CMPR2= Tx-T1 CMPR3= Tx*dy+T1; END Sector = 6 Ĉúng END Sai 83 SVTH:Trҫn NguyӉn Quang Tùng Ngҳt Timer4: Cӭ ǻt= 250μs tҥo ngҳt 1 lҫn ÿӇ ÿӑc Encoder và tính tӕc ÿӝ ¨ș = ș_old– ș_new + 2ɩ Ĉúng tӕcÿӝ = tӕcÿӝ + tӕc ÿӝ max*T/t END Hàm ramp Ngҳt Timer4 Dӯng Time2 ș_old = ș _new ș _new = sӕ_xung* 2ɩ/sӕ_xung_1vòng sӕ_xung = T2CNT Chҥy Timer2 Encoder ÿӃm lên? Sai theta new theta old Ĉúng ¨ș = ș_old– ș_new ¨ș = ș_new – ș_old + 2ɩ ¨ș = ș_new – ș_old Speed_fb = ¨ș/¨t Tính tӕc ÿӝ hӗi tiӃpĈúng Sai Sai 84 SVTH:Trҫn NguyӉn Quang Tùng c. Hàm ramp: Hàm ramp ӣ ÿây chính là khӣi ÿӝng mӅm, sau khoҧng thӡi gian tӕc ÿӝ sӁ ÿѭӧc tăng lên mӝt lѭѫng nhӓ. Sau thӡi gian nhҩt ÿӏnh vұn tӕc sӁ ÿҥt ÿѭӧc giá trӏ mong muӕn 85 SVTH:Trҫn NguyӉn Quang Tùng 4.2.2 Phѭѫng pháp v/f vòng kín a. Chѭѫng trình chính Sai Error = tӕcÿӝ_ÿһt – tӕcÿӝ_hӗitiӃp tӕcÿӝ = Kp*Error+ Ki*Sum(Error) tӕcÿӝ > 60 tӕcÿӝ = 60 Ĉӑc tӕc ÿӝ tӯ máy tính Ĉӑc tӕc ÿӝ tӯ ADC Ĉӑc tín hiӋu ÿiӅu khiӇn RUN/STOP, KEY/ADC Bҳt ÿҫu Set các mode Khai báo biӃn Ĉӏnh nghƭa các hҵng sӕ RUN/STOP = 1 Ĉúng Sai Ĉúng Sai KEY/ADC =1 Ĉúng Khâu PI 86 SVTH:Trҫn NguyӉn Quang Tùng Vout =60 Ĉúng Sai Ĉúng Sai Sector = 1 CMPR1= T1 CMPR2=Tx*dx + T1 CMPR3= Tx-T1 END Sector = 2 CMPR1= Tx*dy+T1 CMPR2= T1 CMPR3= Tx-T1 END M =Vout/VDC dx = M*sin(ɩ/3 – alpha_sect) dy = M*sin(alpha_sect) T1 = (1 – dx – dy) Vout = Vo + (Vmax – Vo)*tӕcÿӝ/Fmax Tӕc ÿӝ >50 ĈúngSai Tҥo vector không gian 87 SVTH:Trҫn NguyӉn Quang Tùng Sector = 4 CMPR1= Tx-T1; CMPR2= Tx*dy+T1 CMPR3= T1 END Sector = 5 CMPR1= Tx*dx+T1 CMPR2= Tx-T1 CMPR3=T1 END Sector = 3 END Ĉúng Sai CMPR1= Tx-T1 CMPR2= T1 CMPR3= Tx*dx+T1 Ĉúng Sai Ĉúng Sai 88 SVTH:Trҫn NguyӉn Quang Tùng b. Các ngҳt: Ngҳt Timer3: Cӭ 200ms tҥo ngҳt 1 lҫn ÿӇ gӱi tӕc ÿӝ hӗi tiӃp vào máy tính Ngҳt Timer3 Gӱi tín hiӋu tӕc ÿӝ hӗi tiӃp vào máy tính END Sector = 6 CMPR1= T1 CMPR2= Tx-T1 CMPR3= Tx*dy+T1; END Ĉúng END Sai 89 SVTH:Trҫn NguyӉn Quang Tùng Ngҳt Timer4: Cӭ ǻt= 250μs tҥo ngҳt 1 lҫn ÿӇ ÿӑc Encoder và tính tӕc ÿӝ Tính tӕc ÿӝ hӗi tiӃp ¨ș = ș_old– ș_new + 2ɩ Ĉúng END Ngҳt Timer4 Dӯng Time2 ș_old = ș _new ș _new = sӕ_xung* 2ɩ/sӕ_xung_1vòng sӕ_xung = T2CNT Chҥy Timer2 Encoder ÿӃm lên? Sai theta new theta old Ĉúng ¨ș = ș_old– ș_new ¨ș = ș_new – ș_old + 2ɩ ¨ș = ș_new – ș_old Speed_fb = ¨ș/¨t Ĉúng Sai Sai 90 SVTH:Trҫn NguyӉn Quang Tùng c. Khâu PI: Hàm PI có tác dөng làm cho ÿáp ӭng tӕc ÿӝ tӭc thӡi và nhuyӉn hѫn Tӯ hӋ thӭc: Out_PI = Kp*Error(t) + Ki* ³ t i dttError )( , ta rӡi rҥc hóa ta ÿѭӧc: Out_PI = Kp*Error(t) +Ki*¦ k kError 1 )( Cách thӭc tìm Kp, Ki: Ta tìm Kp, Ki theo hai nguyên tҳc sau: _ Kp càng lӟn thì sai sӕ xác lұp càng nhӓ nhѭng kéo theo ÿӝ vӑt lӕ cao _ Ki có tác dөng giҧm sai sӕ xác lұp, thӡi gian xác lұp giҧm nhѭng nӃu Ki lӟn sӁ làm hӋ thӕng kém әn ÿӏnh, khi Kp vѭӧt quá Kgh thì hӋ thӕng sӁ hoàn toàn không còn әn ÿӏnh Dӵa theo 2 nguyên tҳc trên, ta tìm Kp, Ki theo các bѭӟc sau: _ Ban ÿҫu cho Kp = 1, Ki =0 rӗi xem ÿáp ӭng cӫa hӋ thӕng _ Tăng dҫn Kp ÿӃn giá trӏ gҫn xác lұp và әn ÿӏnh nhҩt _ Giӳ nguyên Kp tìm ÿѭӧc, tăng Ki ÿӃn khi nào sai sӕ xác lұp gҫn bҵng không _ Thay ÿәi mӝt lѭӧng nhӓ Kp, Ki quanh giá trӏ tìm vӯa tìm ÿѭӧc ÿӇ thӓa mãn yêu cҫu vӅ thӡi gian quá ÿӝ và ÿӝ vӑt lӕ nhӓ 91 SVTH:Trҫn NguyӉn Quang Tùng CHѬѪNG 5 THIӂT Kӂ PHҪN CӬNG 92 SVTH:Trҫn NguyӉn Quang Tùng CHѬѪNG 5: THIӂT Kӂ PHҪN CӬNG 5.1 CARD ĈIӄU KHIӆN DSP 5.1.1 Mҥch nguyên lý 93 SVTH:Trҫn NguyӉn Quang Tùng 5.1.2 Mҥch Layout: 94 SVTH:Trҫn NguyӉn Quang Tùng 5.1.3 Mҥch thi công 95 SVTH:Trҫn NguyӉn Quang Tùng 5.2 MҤCH LÁI 5.2.1 Mҥch nguyên lý: 96 SVTH:Trҫn NguyӉn Quang Tùng 5.2.2 Mҥch Layout: 97 SVTH:Trҫn NguyӉn Quang Tùng 5.2.3 Mҥch thi công: 98 SVTH:Trҫn NguyӉn Quang Tùng 5.3 MҤCH ĈӜNG LӴC 5.3.1 Mҥch nguyên lý: Mҥch ÿӝng lӵc sӱ dөng 6 IGBT GN60N100 U1 IGBT FGL60N100 1 2 3 G C E PWM4 PWM2 R2 R FB_B FB_C 0 V_B U2 IGBT FGL60N100 1 2 3 G C E R5 R FB_A R1 R U6 IGBT FGL60N100 1 2 3 G C E PWM3 PWM6 PWM6 PWM3 FB_B U4 IGBT FGL60N100 1 2 3 G C E V_A R3 R 0 J7 DC 2 1 PWM5 PWM2 FB_C R4 R 0 PWM5 R6 R U3 IGBT FGL60N100 1 2 3 G C E PWM1 PWM4 PWM1 R7 Fuse GND U5 IGBT FGL60N100 1 2 3 G C E FB_A GND J4 CON12 1 2 3 4 5 6 7 8 9 10 11 12 V_C GND 99 SVTH:Trҫn NguyӉn Quang Tùng 5.3.2 Mҥch Layout: 100 SVTH:Trҫn NguyӉn Quang Tùng 5.3.3 Mҥch thi công: 101 SVTH:Trҫn NguyӉn Quang Tùng 5.4 MҤCH NGUӖN DC 5.4.1 Mҥch nguyên lý: 5.4.2 Mҥch Layout: SW2 SW MAG-SPST R1 4.7/20W J2 DC OUT 1 2 C3 104/450V SW1 SW MAG-SPST F1 FUSE R2 1.5K/10W C4 104/450V C1 2200u/450V J1 DC IN 1 2 C2 2200u/450V 102 SVTH:Trҫn NguyӉn Quang Tùng 5.4.3 Mҥch thi công: 103 SVTH:Trҫn NguyӉn Quang Tùng 5.5 ĈӜNG CѪ 5.5.1 Hình chөp: 5.5.2 Thông sӕ Ĉӏnh mӭc Pÿm = 0.75kW Cos ij = 0.81 V ÿm = 220-240V/380-420V ¨/Y N ÿm = 1395 vòng/ phút DC: rs=12.43 ohm Không tҧi: Vp=228.3 V Ip=1.77 A P3p=62x3=186W Ærr’=9.39 ohm Æ Xls+XM=128.98 ohm Không tҧi 15 Hz Khoá rotor: Vp=86.6 V Ip=2.072 A P3p=93.3x3 W Æ Xls=Xls’=59.31 ohm ÆXM=69.66 ohm 104 SVTH:Trҫn NguyӉn Quang Tùng 5.6 KӂT QUҦ: 5.6.1Mҥch thi công: 105 SVTH:Trҫn NguyӉn Quang Tùng 5.6.2 Cһp xung ÿóng ngҳt trên 1 pha: Trên ÿây là hình ҧnh xung ÿóng cҳt nghӏch ÿӕi cӫa cһp IGBT 1 và 4 _Tҫn sӕ ÿóng cҳt: 5KHz _Death Time: 4μs Chú thích: Death time là khoҧng thӡi gian delay khi chuyӇn trҥng thái ÿóng ngҳt linh kiӋn ÿӇ tránh hiӋn tѭӧng trùng dүn 106 SVTH:Trҫn NguyӉn Quang Tùng 5.6.3 ĈiӋn áp pha trên tҧi: Nhұn xét: Hình dҥng ÿiӋn áp pha thu ÿѭӧc ÿúng vӟi lý thuyӃt vӟi ÿӫ 6 nҩc ÿiӋn áp 107 SVTH:Trҫn NguyӉn Quang Tùng 5.6.4 ĈiӋn áp dây trên tҧi: Nhұn xét: ĈiӋn áp dây thu ÿѭӧc ÿúng vӟi lý thuyӃt 108 SVTH:Trҫn NguyӉn Quang Tùng CHѬѪNG 6 GIAO TIӂP VӞI MÁY TÍNH 109 SVTH:Trҫn NguyӉn Quang Tùng CHѬѪNG 6: GIAO TIӂP VӞI MÁY TÍNH 6.1 PHҪN MӄM - GIҦI THUҰT Thông sӕ: Tӕc ÿӝ Baund: 38400bit/s Sӕ bit gӱi 1 lҫn:8 bit Sӕ bit stop:1 Không dùng chӭc năng kiӇm tra Parity GӰI: Gӱi 1 byte xác ÿӏnh loҥi tín hiӋu gӱi sӕ_lҫn_gӱi = 0 Cho phép ngҳt mӛi lҫn gӱi xong 1 byte Bҳt ÿҫu END Ngҳt SCI Transmitter sӕ_lҫn_gӱi tăng 1 sӕ lҫn gӱi =1 Gӱi byte thӭ 1 sӕ lҫn gӱi =2 Gӱi byte thӭ 2 Tách dӳ liӋu ra thành nhiӅu n byte bҵng cách chia cho n lҫn 256 END END Ĉúng Sai Ĉúng Sai 110 SVTH:Trҫn NguyӉn Quang Tùng NHҰN: M͟i l̯n nh̵n xong sͅ t̩o 1 ng̷t loҥi_tín_hiӋu = B loҥi_tín_hiӋu = A Ngҳt SCI Receive detected_signal=1 detected_signal=1 Ĉúng Sai Ĉúng Sai Ĉúng Sai Gӱi byte thӭ n sӕ_lҫn_gӱi = 0 END END Ĉúng Saisӕ lҫn gӱi =n 111 SVTH:Trҫn NguyӉn Quang Tùng Nhұn Byte thӭ n so_lan_nhan = 0 detected = 0 END END sӕ_lҫn_gӱi tăng 1 Nhұn Byte thӭ nhҩt so_lan_nhan = n Ĉúng Sai Ĉúng Sai so_lan_nhan = 1 so_lan_nhan = 2 sӕ_lҫn_gӱi tăng 1 Nhұn Byte thӭ nhҩt Ĉúng Sai 112 SVTH:Trҫn NguyӉn Quang Tùng 6.2 PHҪN CӬNG Chuҭn giao tiӃp Max3232 6.3 KӂT QUҦ 6.3.1 Ĉӗ thӏ tӕc ÿӝ hӗi tiӃp V/f vòng hӣ: 113 SVTH:Trҫn NguyӉn Quang Tùng V/F vòng kín: 114 SVTH:Trҫn NguyӉn Quang Tùng 6.3.2 Cách thӭc hoҥt ÿӝng Cӭ mӛi 200ms máy tính lҥi cұp nhұp tӕc ÿӝ hӗi tiӃp tӯ DSP. Mӛi khoҧng chia trên trөc hoành ӭng vӟi thӡi gian 1s Ĉӗ thӏ : HiӇn thӏ giá trӏ tҫn sӕ hӗi tiӃp tӯ encoder. Mӛi 0.2 giây ÿӗ thӏ cұp nhұp giá trӏ tҫn sӕ hӗi tiӃp 1 lҫn Nút : Khi nhҩn nút này máy tính sӁ truyӅn tín hiӋu vào DSP tín hiӋu Run. ChӍ khi DSP nhұn ÿѭӧc tín hiӋu Run nó mӟi cho ÿӝng cѫ hoҥt ÿӝng Nút : Khi nhҩn nút này máy tính sӁ truyӅn tín hiӋu vào DSP tín hiӋu Stop, DSP sӁ dӯng ngay ÿӝng cѫ khi nhұn tín hiӋu này Nút : Khi nhҩn nút này máy tính sӁ truyӅn tín hiӋu vào DSP giá trӏ cӫa tҫn sӕ yêu cҫu Option : Cho phép ngѭӡi sӱ dөng chӑn cách thӭc nhұn tҫn sӕ yêu cҫu: Bҵng cách ÿӑc giá trӏ ADC trên DSP card hoһc load tӯ máy tính Text box : Hӝp thoҥi nhұp giá trӏ tҫn sӕ yêu cҫu 115 SVTH:Trҫn NguyӉn Quang Tùng CHѬѪNG 7 KӂT LUҰN VÀ HѬӞNG PHÁT TRIӆN Ĉӄ TÀI 116 SVTH:Trҫn NguyӉn Quang Tùng CHѬѪNG 7: KӂT LUҰN VÀ HѬӞNG PHÁT TRIӆN 7.1 KӂT LUҰN _Luұn văn thӵc hiӋn trên vi ÿiӅu khiӇn DSP TMS320LF2407A là mӝt trong nhӳng vi ÿiӅu khiӇn mҥnh cӫa Texas Instrument ӭng dөng cho ÿiӅu khiӇn ÿӝng cѫ và ÿã ÿҥt ÿѭӧc nhӳng kӃt quҧ nhҩt ÿӏnh nhѭ: giҧi thuұt lұp trình cho phѭѫng pháp U/f =const cho vòng hӣ và vòng kín, thiӃt kӃ chi tiӃt mҥch phҫn cӭng cho bӝ biӃn tҫn nguӗn áp, thiӃt kӃ giao diӋn giao tiӃp vӟi máy tính bҵng phҫn mӅm VB _Trong luұn văn trình bày lý thuyӃt vӅ ÿiӅu khiӇn ÿӝng cѫ không ÿӗng bӝ theo phѭѫng pháp U/f=const, là mӝt trong nhӳng phѭѫng pháp ÿѭӧc ӭng dөng rӝng rãi nhҩt trong thiӃt kӃ biӃn tҫn cӫa các nhà sҧn xuҩt. _Trong chѭѫng 4 có trình bày chi tiӃt giҧi thuұt lұp trình cho phѭѫng pháp U/f=const, bao gӗm giҧi thuұt cho ÿiӅu khiӇn vòng kín và vòng hӣ, chѭѫng trình ÿӑc Encorder và ÿҥt kӃt quҧ tӕt cho ÿiӋn áp ngõ ra cӫa bӝ biӃn tҫn cNJng nhѭ vӅ ÿáp ӭng tӕc ÿӝ _Phҫn thiӃt kӃ chi tiӃt mҥch ÿiӅu khiӇn và mҥch lӵc và phҫn hiӇn thӏ ÿѭӧc trình bày ӣ chѭѫng 5 vӟ các mҥch giao tiӃp DSP, mҥch lái và mҥch lӵc. Giҧi quyӃt ÿѭӧc các vҩn ÿӅ trùng dүn các khóa bán dүn. Ĉã thӱ nghiӋm vӟi ÿiӋn áp DC ÿӃn 300VDC và ÿҥt kӃt quҧ tӕt. KӃt quҧ cӫa luұn văn có thӇ phát triӇn và sӱ dөng trong công nghiӋp 7.2 HѬӞNG PHÁT TRIӆN CӪA Ĉӄ TÀI : _ĈiӅu khiӇn tӕi ѭu ÿӝng cѫ không ÿӗng bӝ trên cѫ sӣ DSP TMS320LF2407A _ĈiӅu khiӇn vòng kín ÿӝng cѫ không ÿӗng bӝ trên cѫ sӣ DSP TMS320LF2407A theo phѭѫng pháp FOC _ĈiӅu khiӇn vòng kín ÿӝng cѫ không ÿӗng bӝ trên cѫ sӣ DSP TMS320LF2407A theo phѭѫng pháp DTC 117 SVTH:Trҫn NguyӉn Quang Tùng TÀI LIӊU THAM KHҦO 1/TMS320LF/LC240xA DSP Controllers Reference Guide – Texas instrument 2/Digital Motor Control Software Library TMS320C2x/C2xx/C5x – Texas instrument 3/Optimizing C Compiler User’s Guide AC Induction Motor Control Using Constant V/Hz Principle and Space Vector PWM Technique with TMS320C240 – Texas instrument 4/ ĈiӅu khiӇn tӵ ÿӝng truyӅn ÿӝng ÿiӋn xoay chiӅu 3 pha – TS. NguyӉn Phùng Quang 5/ĈiӋn tӱ công suҩt – Gs. NguyӉn Văn Nhӡ 6/TruyӅn ÿӝng ÿiӋn – Ts. Phan Quӕc DNJng, Ts. Tô Hӳu Phúc 7/Ĉo lѭӡng ÿiӅu khiӇn bҵng máy tinh – NguyӉn Ĉӭc Thành 8/Tin hӑc II – Ĉһng Thành Tín 9/Microsoft Visual Basic 6.0 – NguyӉn Thӏ Ngӑc Mai