Thiết kế và lắp ráp thực nghiệm ghép kênh phân chia theo thời gian trong truyền dẫn số

Để đảm bảo công suất tiêu tán của hệnhỏ,machlọc mắc ngoài cũng phải có công suất tiêu thụnhỏ.Ví dụnhưRC phải cógiá trịR lớn và giá trịC nhỏ.Từnguyên lý của vòng bám pha , ta thấy rằng sựkhác nhau vềtần sốgiữa VCO vàtín hiệu lối vào của mạch tách sóng pha tạo thành điện áp visai ,qua mạchlọc thông thấp tạo thành điện áp điều khiển tác động vào máy phát VCO,do đó điều chỉnh tần sốcủa VCO cho trùng khớp với tín hiệu vào .Với lập luận trên thì tần sốphát của VCO là một hàm của điện áp vi sai .Do đó một yêu cầu quan trọng đặt ra với VCOlà sựphụthuộc của tần sốvào điện áp điều khiển phải tuyến tính trên khoảng tuyến tính của VCO.

pdf87 trang | Chia sẻ: lvcdongnoi | Ngày: 15/06/2013 | Lượt xem: 3559 | Lượt tải: 4download
Bạn đang xem nội dung tài liệu Thiết kế và lắp ráp thực nghiệm ghép kênh phân chia theo thời gian trong truyền dẫn số, để tải tài liệu về máy bạn click vào nút DOWNLOAD ở trên
bít thứ nhất của từ mã thứ nhất của luồng bít thứ nhất ,bít thứ nhất của từ mã thứ nhất của luồng bít thứ hai , bít thứ nhất của từ mã thứ nhất của luồng bít thứ 3, bít thứ nhất của từ mã thứ nhất của luồng bít thứ 4.C ứ lần lượt như vậy đến bít thứ hai cho đến hết theo chu trình .125µs đến chu trình sau ta lại ghép xung đồng bộ trước .Tốc độ luồng bằng tốc độ của các luồng khác vào .Hình vẽ sau đây mô tả quá trình trên . A1 A2 A3 A4 B1 B2 B3 B4 C1 C2 C3 C4 D1 D2 D3 D4 A1 B1 C1 D1 A4 B4 C4 D4 FAM FAM :frame Aligment word Hình28: ghép kênh TDM khi các luồng dữ liệu vào có cùng tốc dộ b)TDM không đồng bộ : Sử dụng giao thức giữa các node Mux ,tập chung dữ liệu và cung cấp những phương tiện phát hiện và khôi phục lỗi .Giao thức cố định được chọn là cơ số HDLC (high level data link control ) với kỹ thuật số này số TS có thể nhỏ hơn số đường vào ,phương pháp này được bổ trợ nhiều thiết bị truyền thông hơn .Số TS trong TDM không đồng bộ dựa vào phân tích thống kê vào ,các TS không đồng bộ được ấn định trước mà có thể dùng bất kỳ thiết bị có dữ liệu nào .Hợp kênh quét các đường vào dữ liệu cho đến lúc khung đầy nếu không đủ dữ liệu để đầy khung thì chuyển sang các kênh khác cho đến lúc đầy mới thôi. Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 38 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng 39 Với kỹ thuật này khi khung truyền đến Demux cũng phải cần địa chỉ va tiêu đề để biết cần truyền tới thiết bị nào .Ngoài ra các TS có độ dài khác nhau ,tốc độ khác nhau .Vậy MUX cấp cho những thiết bị có TS dài hơn và điều khiển các TS dài cần phải bổ xung vào các bít điều khiển ở đầu mỗi TS để báo độ dài của khung đang truyền tới . M U X có 3 đường vào dữ liệu Hình 29 5 EEEE 2 3 CCCC 4 E C A E C A A A 1 AAAAAA E C A E C A • Trường hợp ghép TDM đối với các luồng vào không cùng tốc độ Thực tế các bộ ghép kênh với lối vào cố định được dành riêng cho lối vào tốc độ thấp (2M/s) .Nhưng hiện nay các bộ ghép kênh tốc độ cao với các lối ra có tốc độ lớn hơn 100Mb/s có khả năng xử lý các lối vào hỗn hợp . c)TDM ghép chèn byte hoặc từ (byte or word interleaved TDM). A1 A2A3 A4 B1 B2 C1 C2 D1 A1 B1 A2 C1 A3 B2 A4 C2 D1 FAW Hình30:TDM chèn bít với các tốc độ lối vào khác nhau Cách ghép như sau đầu tiên ghép xung đồng bộ sau đó ghép từ mã thứ nhất của luồng thứ nhất ,từ mã thứ nhất của luồng thứ hai ,từ mã thứ nhất của luồng thứ 3, ,từ mã thứ nhất của luồng thứ 4,từ mã thứ 2 của luồng thứ nhất ……...lần lượt cho đến hết. Ví dụ: có 4 dòng số ABCD có tốc độ bít là v,mỗi từ mã của một dòng chiếm thời gian là t. Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng 40 b1 b8 c1 c8 d1 d8 A B C D a1 a8 a1…a8 b1…b8 c1….c8 d1….d8 Với phương pháp này ta được từ mã tốc độ 4v, mỗi mã chiếm khoảng thời gian Tf/4 .Dữ liệu vào được tích luỹ ở tốc độ thấp trong bộ đệm khi hoàn thành một từ được nhận nó sẽ chuyển đổi song song tới thanh ghi và được đọc ra với tốc độ cao dưới dạng 1 TS .Ghép từ thuận tiện cho quá trình sử dụng nhưng phức tạp cần phải đồng bộ cho từng từ mã ,từng bít . Hình31:sơ đồ TDM ghép kênh Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng CHƯƠNG 3 KỸ THUẬT GHÉP,PHÂN KÊNH 4 ĐƯỜNG VÀO 3.1 Hợp kênh 4 đường vào dữ liệu Thứ nhất ta nhận xét là ,các đường vào của bộ hợp kênh gồm 2 loại .Các đường vào dữ liệu va các đường vào điều khiển chộn kênh .Nếu số lối vào dữ liệu là n đường thì số lối vào điều khiển tối thiểu là S=log2 Tuỳ theo tổ hợp các giá trị ở lối vào điều khiển chọn kênh mà lối ra được nối với lối vào tương ứng. Ở đây ta chỉ ngiên cứu trường hợp bộ hợp kênh có 4 đường vào dữ liệu là D0,D1,D2,D3 và hai đường vào điều khiển A,B lối ra ký hiệu là Y.Sơ đồ khối mô tả chức năng hoạt động của bộ hợp kênh 4 lối vào dữ liệu ,một đường ra dữ liệu được trình bày như hình 22 dưới đây. D0 D1 3 Hình32:h Bảng chân lý của bộ hợp kênh 4 đường v Đại Học Công Nghệ-Đại Học Quốc Gia A B DD241 ợp kênh 4 đờng vào ào.một lối ra và hai đường điều khiển Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng dữ liệu lối vào B A Y D0 0 0 D0 D1 0 1 D1 D2 1 0 D2 D3 1 1 D3 bảng 5:Bảng chân lý hợp kênh 4 đường vào Từ bảng chân lý ta có thể tìm được phương trình logic của bộ hợp kênh này 3210 ABDBDADBADBAY +++= (1) Phương trình (1) giải thích như sau.Từ t0 đến t1 địa chỉ BA =00 hay tích ABD0=D0 thì D0 được truyền nghĩa là trên đường dây tồn tại duy nhất một kênh được ghép vá địa chỉ của nó BA.tương tự từ t1 đến t2 với địa chỉ 01 thì trên đường dây chỉ có D1,từ t2 đến t3 với địa chỉ 10 D2.từ t3 đến t4 với 11 D3.Hết một chu kỳ địa chỉ quá trình lặp lại.Sơ đồ logic bộ hợp kênh trình bày trên hình 33 dưới đây. 42 hình 23:sơ đồ logic của bộ hợp kênh D0 D1 D2 D3 B A YU4A U3B U3A U2A U1C U1B U1A Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng Nhân xét :sơ đồ hinh23 sẽ chở thành bộ giải mã địa chỉ nếu ta cắt bỏ lối vào Dn và cổng or ở lối ra .Nói khác đi bộ chọn địa chỉ nhị phân là thành phần cốt yếu của bộ ghép kênh *.*Mở rộng dung lượng bộ ghép kênh Khi tăng số lối vào địa chỉ A ,dùng lượng bộ ghép kênh sẽ tăng lên .Tuy nhiên vì những lý do kĩ thuật và công nghệ ,việc làm này không được xem là giải pháp hợp lý . 43 U2A U1A A0÷A3 Y1 K16÷K31A4 Y2 Hình34 :Mở rộng dùng lượng của kênh Hình 24 là một ví dụ về việc sử dụng bộ ghép 16 kênh để mở rộng thành 32 kênh.So với việc mở rộng dùng lượng địa chỉ việc mở rộng dùng lượng kênh chỉ có hai điểm khác . Đó là sự có mặt các lối vào và lối ra của hai bộ ghép kênh thành phần được cộng lại với nhau.Với sơ đồ trên Kn là các lối vào dữ liệu và An là các lối vào điều khiển.,Y0,Y1 là các lối ra. Dùng lượng kênh có thể tăng theo mong muốn bằng cách ghép nhiều tầng.Hình dưới đây là ví dụ về ghép hai tầng để tăng dung lượng từ 8 đến 64 kênh .Phương pháp này đòi hỏi số địa chỉ của mỗi tầng là như nhau. Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng 3.2 Bộ phân kênh 1 lối vào 4 lối ra : A1 Mux1 Mux2 Mux8 Mux9 K63K56K15K8K7K1K0 A3 A4 A5 A2 A0 Hình 35: sơ đồ ghép kênh theo tầng Kc9 Kc1 Kc2 Kc8 Bộ phân kênh là một mạch logic liên hợp có chức năng ngược với mạch ghép kênh .Bộ phân kênh làm chức năng chọn lọc ,truyền dữ liệu từ một đường vào dữ liệu và đưa ra các đường ra riêng biệt .Cũng giống như bộ hợp kênh bộ phân kênh cũng có các đường vào điều khiển để chọn lối ra ,lối vào được nối với lối ra nào tuỳ theo tổ hợp các giá trị của lối vào điều khiển.Ví dụ bộ phân kênh có 4 đường ra dữ liệu là Y0,Y1,Y2,Y3 và hai đường vào điều khiển là A,B lối vào dữ liệu là D. Y0 Y1 D Y2 44 Y3 B A Hình 36:Bộ phân kênh Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng Ta có thể lập bảng chân lý biểu diễn sựhoạt động của bộ phân kênh được nêu tren bảng dưới đây từ bảng này ta có thẻ thiết lập được phương trình logic của bộ phân kênh 45 B A Y0 Y1 Y2 Y3 0 0 D 0 0 0 0 1 0 D 0 0 1 0 0 0 D 0 1 1 0 0 0 D bảng 6:bảng chân lý Phơng trình logic của bộ phan kênh DBAY =0 DBAY =1 BDAY =2 ABDY =3 Dưới đây là sơ đồ logic của bộ phân kênh 1 lối vào 4 lối ra D B A Y0 Y1 Y2 Y3 U3B U3A U2A U1C U1B U1A hình 37 sơ đồ logic của bộ phân kênh Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng CHƯƠNG 4 THIẾT KẾ LẮP RÁP HỆ THỐNG PCM-TDM NHIỀU KÊNH *.*Mục đích và yêu cầu thiết kế Mục đích của bản thiết kế là ghép 4kênh ,trong đó có 3 kênh thoại và một kênh để đồng bộ, ghép theo kiểu TDM.Tín hiệu tương tự biến đổi thành tín hiệu PCM và sau đó ta ghép số liệu đến đấu thu. Đầu thu có nhiệm vụ khôi phục lại tín hiệu điều khiển như nhịp bít và tín hiệu đồng bộ ,nhờ tín hiệu này mà ta khôi phục được tín hiệu ban đầu . 4.1-SƠ ĐỒ KHỐI VÀ NGUYÊN LÝ HOẠT ĐỘNG TỪNG BỘ PHẬN 4.1.1Sơ đồ khối (Trang bên) 4.1.2Nguyên lý hoạt động Đây là hệ thống gồm 4 kênh trong đó gồm : +3 kênh vào tín hiệu tương tự +1 kênh chứa tín hiệu đồng bộ khung Các kênh tín hiệu tương tự sau khi đi qua bộ lọc thông thấp để láy tín hiệu có tần số nhỏ hơn 3400Kz sẽ đi đến các bộ code.Bộ code sẽ mã hoá các tín hiệu tương tự này nhờ các tín hiệu clock được tạo ra bởi bộ (clock phát) .Do đó các tín hiệu tương tự sẽ chuyển thành các tín hiệu số ở đầu ra của mỗi bộ code ,sau đó tín hiệu này được cộng với nhau cùng với tín hiệu đồng bộ khung tạo ra từ SYNC .Như vậy sau khi cộng lại ta đã có tín hiệu PCM ,tín hiệu này là tín hiệu NRZ nhưng để truyền trên đường truyền hiệu quả nên phải nhân với tín hiệu bít clock để tạo ra RZ sau đó đưa len đường truyền . Tại đầu thu tín hiệu PCM được đưa tới 3 bộ khác nhau: +Qua bộ PLL để khôi phục tốc độ bít +Qua bộ ghi dịch tách đồng bộ khung +Qua các bộ decode để giải mã các tín hiệu số thành các tín hiệu tương tự ban đầu. Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 46 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng Tín hiệu PCM qua bộ PLL để tách xung clock có tần số là 256Kz sau đó xung này đưa tới bộ tạo xung đồng bộ khung có tần số 8Kz..Tiếp đó các tín hiệu này dùng để điều khiển decode. Tín hiệu PCM đến bộ ghi dịch nối tiếp /song song được so sánh với chuỗi tín hiệu đồng bộ khung ở nơi phát để tách ra đồng bộ khung . Sau đó bộ decode nhận tín hiệu PCM đầu vào cùng với tín hiệu điều khiển sẽ chuyển tín hiệu PCM này thành các tín hiệu tương tự ban đầu . Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 47 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng code code code clock phát Analog Analog TS1 BCLK MCLK TS2 BCLK MCLK TS2 BCLK MCLK 2M 256K Sync TS0 so sánh ghi dịch PLL Tạo xung đồng bộ clock thu decode MCLK BCLK TS1 Analog decode Analog MCLK BCLK TS2 decode Analog MCLK BCLK TS3 BCLKMCLK THU 8kTS0 PHÁT NRZ RZ 256 Analog Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 48 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng Hình38: Sơ đồ khái quát hệ thống PCM-TDM 4.2-Phân tích sơ đồ khối 4.2.1-Bên phát: Gồm 2 bộ phận +clock phát :Tạo các tín hiệu điều khiển và đồng bộ khung. +Các thanh ghi dịch : Để lần lượt dịch dữ liệu đã được mã hoá ở lối vào. +code: Mã hoá tín hiệu tương tự . 4.2.1.1- Bộ phận phát tín hiệu điều khiển . Yêu cầu kỹ thuật Bộ phận phát tín hiệu điều khiển là thành phần quan trọng trong qúa trình truyền dẫn tín hiệu .Ngoài nhiệm vụ điều khiển quá trình lấy mẫu các tín hiệu lối vào một cách tuần tự thì bộ điều khiển này phải có tần số làm việc thích hợp để nơi thu có thể tái tạo lại tín hiệu mà không bị méo dạng. Do tín hiệu vào là hạn chế bởi tần số 3.4Kz, nên theo định lý Nyquist thì tốc độ lấy mẫu phải ít nhất gấp 2 lần tín hiệu đưa vào fmẫu>=2*fmax fmẫu tần số lấy mẫu fmax tần số tín hiệu vào lớn nhất Do fmax =3,4Kz nên ta chọn tốc độ lấy mẫu là 8Kz Sơ đồ thiết kế Để đảm bảo được các yêu cầu kỹ thuật trên bộ clock phát bao gồm + mạch NAND (nhân đảo ) cùng với thạch anh 4MHz tạo tạo tần số 4MHz . +Mạch chia tần CD4040 hoặc 74LS93 (chia 16) để tạo ra tần số mong muốn +Mạch tạo đơn hài 8KHz (có độ rộng xung bằng nửa xung 256KHz) 74ls123 dùng tạo xung đồng bộ khung. +Thanh ghi dịch 74ls164 dùng chuyển dữ liệu nối tếp lối vào thành song song +Thanh ghi dịch 74l ào thành nối tiếp Đại Học Công Nghệ s165 dùng chuyển dữ liệu song song lối v 49 -Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng *Mạch tạo tần số 4MHz hình39: sơ đồ mạch tạo tần số 4MHz *IC chia tần CD4040 hoặc 74ls93: + Xét trường hợp dùng 74ls93 để chia tần IC 74LS93 là bộ đếm 4 trigơ JK đếm không đồng bộ.Các đầu vào R01và R02 của 74LS93 cho phép đặt lại trạng thái trigơ JK .Nếu các đầu vào R01 và R02 của IC đạt ở mức cao thì 4 đầu ra của Q sẽ đặt ở trạng thái thấp . Khi các xung dương đưa tới R01 và R02 để xoá bộ đếm Nếu tín hiệu xung nhịp đưa vào CLKA của trigơ A thì tần số đầu ra QA bằng tần số xung nhịp .Các trigơ B,C,D cũng vậy .Nếu các tín hiệu xung nhịp QA được đưa vào CLKB thì tần số đầu ra QB=1/2QA ,QC=1/4QA,QD=1/8QA. Do các đầu ra của mạch này có tính chất trên ,nên mạch 74ls93 cũng được dùng chia tần số 4MHz thành tần số mong muốn đưa vào bộ code. Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 50 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng 51 hình40:sơ đồ chi tiết 74ls93 Dưới đây là dạng sóng đầu ra của IC QB QA QC QD +Trường hợp dùng CD4040 để chia tần: Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng Biểu đồ chức năng 52 Ở đây khi xung clock có tần số là 4MHz đưa vào chân 10 (input pulses) còn chân 11 nối với đất (GND) .Khi đó các lối ra là các xung có tần số khác nhau .Trong qúa trình thực nghiệm ta chỉ lấy các xung có tần số tương ứng là 256K và 8K tương ứng với chân 5 và chân 12 ở lối ra. *Mạch đơn hài (74LS123) Mạch đơn hài có tác dụng sửa độ rộng xung ở lối ra chân 12 của CD4040 chia tần ở trên nhỏ lại để đưa vào bộ code độ rộng của xung bằng 1/2 chu kỳ bít clock. b a Hình41:Sơ đồ khối Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng Ở hình 4a ta sử dụng lối vào là chân1 và lối ra là chân 13. Nhưng cũng có thể sử dụng chân vào là chân 9 và lối ra là chân 5 53 bảng7: Bảng chân lý ở đây H là mức cao (High votage level) L là mức thấp(Low votage level) X là bất kỳ (imaterial) Khi ta cho xung clock có tần số 8Kz đưa vào chân 1ở hình 4a khi đó chân 13 ở lối ra ta được xung clock cũng có tần số 8Kz nhưng có độ rộng bằng 1/2 xung clock. Hình minh hoạ: tín hiệu vào tín hiệu ra 4.2.1.2- Các thanh ghi dịch hinh3: giản đồ tín hiệu 74123 *Mạch chuyển dữ liệu từ nối tiếp ra song song (S/P) 74ls164 hình42: Sơ đồ logic Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng Dữ liệu nối tiếp được đưa vào chân 1,2 tức là chân A và B như hình vẽ trên.Nhưng khi đưa dữ liệu vào chân 1(A) thì chân 2(B) phải ở mức cao .Hoặc ta nối chân 2(B) vào chân Qn các lối ra X:bất kỳ L:mức thấp H: mức cao bảng8: bảng chân lý 1(A).Và chân 9 luôn ở mức cao .Khi dữ liệu nối tiếp được đưa vào chân 1(A) khi đó dữ liệu song song lần lượt được đưa ra lối ra Q0 ………..Q7. 54 hình43: mô tả hoạt động của 74ls164 Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng *Mạch chuyển dữ liệu từ song song ra nối tiếp Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 55 hình9: bảng chân lý của 74ls165 Từ bảng chân lý ta có nhận xét sau:Khi lối vào chân 1(shift /load) ở mức thấp nó sẽ cho phép dữ liệu song song vào,còn khi ở mức cao cho phép dữ liệu nối tiếp vào .Trong quá trình thực ngiệm chan 15 (clock inhibit) luôn ở mức thấp.Chân 10 là chân vào nối tiếp ,với chức năng chân 10 như vậy ta có thể tạo được 1chuỗi 8 bít cố định dùng để đồng bộ ,giả sử ta muốn chuỗi bít 10111101 làm chuỗi bít hình44: biểu đồ thời gian Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng đồng bộ khi đó ta lần lượt cho dữ liệu vào các chân 11,12,13,14,3,4,5,6 tương ứng với các bít lần lượt là 10111101, khi đó lối ra không đảo chân 9 ta thu được 1chuỗi bít là 10111101 sau đó ta lại đưa dữ liệu này quay về chân 10 cứ như vậy ta sẽ được chuỗi bít cố định 10111101 dùng để đồng bộ . 4.2.1.3-Bộ mã hoá (code) Bộ mã hoá có nhiệm vụ nhận tín hiệu tương tự ,biến đổi thành tín hiệu số PCM dưới sự điều khiển của (clock phát). Bộ mã hoá ở đây dùng vi mạch ETC 5057 . Đây là bộ PCM CODE tuân theo quy luật nén A. Các thông số của bộ mã hóa -Tín hiệu voà Analog -Giải tần Từ 200Hz đến 3400Hz -Tín hiệu mã hoá lối ra PCM -Luật nén A -Nguồn nuôi -5V,+5V Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 56 Hình45:sơ đồ chi tiết của ETC5057 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 57 hình46:Sơ đồ khối của ETC5057 Nguyên tắc hoạt động của ETC5057 Vi mạch này có thể hoạt động ở chế độ đồng bộ và không đồng bộ: +Chế độ đồng bộ : Trong chế độ này cả master clock và bit clock được dùng cho cả phát lẫn thu .Một xung nhịp phải được đặt vào MCLKx và chân MCLKr/PDN có thể được sử dụng như một chân điều khiển cho pháp IC hoạt động (ở mức thấp cho phép hoạt động , ở mức cao không cho phép hoạt động).Trong trường hợp này MCLKx sẽ được chọn như master clock cho cả truyền lẫn nhận. . Một bít clock cũng phải được đặt vào BCLKx và BCLKr cũng có thể được sử dụng để chọn bộ chia trong của Master clock (1.544,1.536,2048MHz).Với tần số 1.544MHz thì thiết bị sẽ tự bổ xung chính cho xung Clock thứ 193 của mỗi khung . Khi BCLKr được sử dụng như bộ chia trong và ở 1 trong 2 mức logic thì khi đó BCLKx sẽ được chọn như bit clock cho cả truyền lẫn nhận . BCLKx có thể nhận từ 64Kz đến 2048Kz nhưng phả đồng bộ với MCLKx . Bảng sau sẽ chỉ ra chế độ tần số của Master clock có thể lựa chọn nhờ chân BCLKr/CLKSEL. Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng MCLK selected BCLKR/ CLKSEL ETC5057 Clocked 0 1 2.048 Mhz 1.536Mz or 1.544Mz 2.048Mz Với mỗi xung FSx sẽ bắt đầu cho vòng mã hoá và dữ liệu PCM được chốt thẳng vào Dr trên sườn xuống của BCLKx (hoặc BCLKr nếu được dùng ) .FSx và FSr phải được đồng bộ với BCLKx,BCLKr. Các chế dộ đồng bộ khung: có hai chế dộ đồng bọ khung ngắn và đồngbộ khung dài + Chế độ đồng bộ khung ngắn : Ở chế dộ này cả hai xung đòng bộ khung FSx và FSr có dộ dài là một chu kỳ xung bit clock (xem sơ đồ trang bên ). Với FSx ở mức cao trong suốt sườn xuống của BCLKx thì sườn lên tiếp theo của BCLKx sẽ cho phép mở lối ra Dx,nó sẽ đẩy ra bit dấu .Bẩy sườn lên tiếp theo của BCLKxsẽ dịch nốt 7 bit và sườn xuống tiếp theo sẽ cấm lối ra Dx(đặt Dx ởmức trở kháng cao ) Với FSr ở mức cao trong suốt sườn xuống của BCLKx (BCLKx trong chế độ đồng bộ) thì sườn xuống tiếp của BCLKr theo sẽ chốt bit dấu.Bẩy sườn xuống tiếp theo của BCLKr sẽ chốt 7 bit còn lại. +chế dộ đồng bộ khung dài Để sử dụng chế dộ đồng bộ khung dài ,FSx và FSr ít nhất phải bằng 3 chu kỳ clock.Đệm lối ra 3 trạng thái được mở với sườn lên của FSx và BCLKx ,và bit đầu tiên được đẩy ra ngoài là bit dấu.7 sườn tiếp theo của BCLKx sẽ đẩy tiếp 7 bit còn lại .Dx sẽ bị cấm bới xuống BCLKx sau sườn lên thứ 8 hoặc bởi FSx ở mức thấp nếu nó đến muộn hơn .Sườn Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 58 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng dương của khung đồng bộ nhân sẽ làm dữ liệu PCM tại Dr được chốt theo 8 sườn xuống của BCLKr tiếp theo (BCLKx trong chế dộ đồng bộ). + Chế dộ không đồng bộ : Ở chế dộ này thu và phát có thể hoạt động độc lập với nhau.Nhưng MCLKx MCLKr phải được đặt 2048Mz và chúng không cần thiết đồng bộ với nhau. Để dễ cho việc đặt xung clock thì tốt nhất chúng được đặt xung đồng bộ với nhau . Đơn giản nhất là đặt MCLKr/PDBN ở một trạng thái logic thấp ,với phương pháp này sẽ tự động nối MCLKx với tất cả các chức năng phía trong của MCLKr (khi MCLKr ở mức logic thấp ). Với chế độ Master clock 1.344,thì thiết bị tự động bổ xung cho chính xung thứ 193 của mỗi khung . FSx bắt đầu của mỗi vòng mã hoá và phải được đồng bộ với BCLKr,do đó BCLKr phải là một clock (ở bảng trên nó không có giá trị ,các mức logic với BCLKr không được dùng ở chế dộ này ).BCLKx,BCLKr có thể 64Kz đến 2.048Mz. (a) Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 59 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng (b) Hinh47: Giản đồ xung ETC5057 4.2.1.4-Sơ đồ nguyên lý bên phát Hình vẽ (trang bên) + nguyên tắc hoạt động Khi bộ clock phát tạo ra xung có tần số 4Mz khi đó cho qua bộ chia tần để tạo ra xung có tần số 2Mz ,256Kz và 8Kz .Xung có tần số là 8Kz cho qua 74ls123 để thu hẹp độ rộng xung để tạo ra xung có độ rộng bằng 1/2 xung clock đây chính là xung đồng bộ khung ,sau đó lấy xung này và xung có tần số 2Mz để điều khiển bộ mã háo tạo ra tín hiệu PCM.Sau đó tín hiệu PCM này lần lượt đưa vào các kênh I,II,III tức là đưa vào chân 1 (A) của thanh ghi dịch 74ls164 .Còn riêng kênh IV ta đưa dữ liệu vào cố định là 10111101 , chính byte cố định này dùng để đồng bộ trên khung truyền . Sau khi ta đưa dữ liệu nối tiếp vào kênh I thanh ghi dịch 74ls164 (U1) sẽ dịch dữ liệu nối tiếp thành song song S/P, sau đó dữ liệu song song này sẽ được đưa vào thanh ghi dịch 74ls165 (U2) để chuyển thành dữ liệu nối tiếp P/S ở lối ra chân 9.Sau đó dữ liệu này sẽ được đưa vào chân 10 nối tiếp của thanh ghi dịch 74ls165(U4) thứ hai .Như vậy lối ra chân 9 của thanh ghi dich thứ hai (U4) sẽ có dữ liệu là hai kênh I và II . Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 60 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng Tương tự trên lối ra chân 9 của thanh ghi dịch thứ hai tiếp tục đưa vào chân 10 lối vào nối tiếp của thanh ghi dịch 74ls165 thứ III (U6) .Như vậy lối ra chân 9 của thanh ghi dịch U6 này ta sẽ có dữ liệu của 3 kênh là kênh I,II,III. Cuối cùng kết hợp dữ liệu của 3 kênh này với kênh cuối cùng tức là byte đồng bộ 10111101 ta được một khung truyền .Khung truyền này được đưa ra lối ra chân 9 của thanh ghi dịch 74ls165 (U7) cuối cùng. 1 2 3 4 A B C D 4321 D C B A 1 Prote l International P/L L3, 12a Rodborough Rd Frenchs F orest NSW Australia 20861 555 Timer, Mono-stable Circuit 1 1.0 .0 29-May-2005 22:17:05 C:\Program Files\Design Explorer 99 SE \Examples\Circuit Simulation\ Backup of Backup of Backup of Backup o Titl e Size: Number: Date : File : Revision: Sheet ofTime: A4 1 2 3 U?A 74L S00 Y? 4.000MHZ 1 2 3 U?A 74L S00 C? CAP C? CAP R? RES R? RES 1 2 3 U?A 74L S00 Q12 1 Q6 2 Q5 3 Q7 4 Q4 5 Q3 6 Q2 7 Q1 9 CLK10 RST11 Q9 12 Q8 13 Q10 14 Q11 15 U? 4040 A1 B2 CLR3 Q 4 Q 13 Cext14 RCext15 U?A 74L S123 A1 B2 QA 3 QB 4 QC 5 QD 6 CLK8 CLR9 QE 10 QF 11 QG 12 QH 13 U1 74L S164 A1 B2 QA 3 QB 4 QC 5 QD 6 CLK8 CLR9 QE 10 QF 11 QG 12 QH 13 U3 74L S164 SH/LD1 CLK2 E3 F4 G5 H6 QH 7 QH 9 SER10 A11 B12 C13 D14 CLK INH15 U2 74L S165 SH/LD1 CLK2 E3 F4 G5 H6 QH 7 QH 9 SER10 A11 B12 C13 D14 CLK INH15 U4 74L S165 SH/LD1 CLK2 E3 F4 G5 H6 QH 7 QH 9 SER10 A11 B12 C13 D14 CLK INH15 U6 74L S165 A1 B2 QA 3 QB 4 QC 5 QD 6 CLK8 CLR9 QE 10 QF 11 QG 12 QH 13 U5 74L S164 VCC VCC VCC SH/LD1 CLK2 E3 F4 G5 H6 QH 7 QH 9 SER10 A11 B12 C13 D14 CLK INH15 U7 74L S165VCC C? CAP R? RES VCC VCC BÊN PHÁT hình48: sơ đồ nguyên lý Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 61 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng 4.2.2-Bên thu: Gồm 4 phần: + Khôi phục nhịp bit + Tách được tín hiệu đồng bộ khung +Điều khiển +Đecode (giải mã khôi phục các tín hiệu tương tự) 4.2.2.1- khôi phục nhịp bit a-Kỹ thuật tách xung đồng bộ: Dữ liệu số liệu được truyền đi với mã đường ,làm sao phải đảm bảo tính trong suốt ,tính định thời … .Tại bên thu ,công việc đầu tiên là làm sao tách xung đồng bộ từ chuỗi dữ liệu tới ,làm cho việc định thời hai phía là như nhau.Kỹ thuật này gọi là đồng bộ bít . Đây là kỹ thuật quan trọng nhất sử dụng trong truyền dẫn số. Trong chuỗi dữ liệu có chứa thành phần tần số xung đồng hồ .Nên một ý tưởng đặt ra để thực hiện việc đồng bộ là sử dụng bằng bộ lọc dải hẹpcó hệ số phẩm chất cao.Nhưng để có thể vượt qua một chuỗi bít 0 liên tiếp chúng ta sử dụng bộ tạo dao động có thể điều khiển được .Trong trừơng hợp này bộ lọc lại đóng vai trò mới là tạo tín hiệu kích thích cho bộ dao động (hay nói chính xác hơn là điều khiển bộ dao động ) . Từ những ý tưởng trên ,lịch sử đã thể hiện nhiều thiết kế cụ thể .Trong đó một thiết kế đã chở nên nổi tiếng nhờ sự đơn giản và hiệu quả .Và nó đã đực tích hợp thành những vi mạch chuyên dụng như LM565 của hang National Semicoductor,MC12012 của Motorola hoặc CD4046 .Kỹ thuật chúng ta nói tới chính là vòng khoá pha PLL (Phase Locked Loop ) .Ngày nay PLL đã gắn chặt với việc thu xung đồng hồ tới mức khi nhắc tới xung đồng hồ là nhắc tới PLL. PLL có khá nhiều ứng dụng vidụ như điếu chế ,giải điều chế FM,FSK,VCO ổn định tần số ,bộ lọc giám sát,nhân tần số , đồng bộ bít PCM….Trong khoá luận này ,tôi sử dụng kỹ thuật trên với vi mạch chuyên dụng họ CMOS CD4046.Chi tiết về mạch này sẽ được trình bày phần thực hành .Dưới đây ta thảo luận kỹ thuật này trên cơ sở ứng dụng trong đồng bộ bít. b-PLL (Phase Locked Loop ) Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 62 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng PLL gồm 3 khối được mắc theo hình vòng (phản hồi): +Bộ so sánh pha +Bộ lọc thông thấp +Bộ phát xung tần số điều khiển bằng điện áp (VCO) Ba bộ này hợp thành hệ số phản hồi về tần số khép kín (close loop frequency feedback) so sánh pha (phase comprator ) lọcthông thấp (low pass filter) VCO Vs(t) fs Vo(t) fo Ve(t) Vd(t) hình49: Sơ đồ khối của vòng bám pha Khi không có tín hiệu vào PLL ,sự chênh lệch điện áp Ve(t) ở lối ra của bộ so sánh pha bằng không . Điện áp Vd(t) ở lối ra của bộ lọc thông thấp cũng bằng không .Máy phát xung tần số điều khiển bằng điện áp hoạt động ở tần số dao động trung tâm .Khi có tìn hiệu đưa vào PLL ,bộ so pha sẽ so pha và tần số của tín hiệu lối vào với pha và tần số của tín hiệu do VCO tạo ra ,do đó tạo ra một điện áp sai Ve(t) tỷ lệ với sự lệch pha với lệch tần số của tín hiệu lối vào và VCO tức là phản ánh sự khác nhau về pha và tần số của hai tín hiệu p sai này được lọc rồi đưa lối vào điều khiển VCO . Điện thế điều khiển Vd(t) th ần số của VCO thay đổi theo hướng giảm bớt sự khác nhau về tần số giữa hai tín h ào .Khi tần số tín hiệu lối vào fs tiến gần tới tần số fo do tính hồi tiếp của PLL nó số của V đó .Sự k dao độn thái giữ được tấ Đại Họ . Điện á úc đẩy t iệu lối v63 sẽ thúc đẩy VCO đồng bộ hoặc bắt chập với tín hiệu lối vào .au khi bắt chập tần CO sẽ bằng tần số của tín hiệu lối vào .Tuy nhiên sẽ vẫn còn một độ lệch pha nào hác nhau về pha đó là cần thiết vì nó tạo ra điện áp vi sai Ve(t) để chuyển tần số g tự do của VCO thành tần số dao động vào fs .Như vậy sẽ giữ cho PLL ở trạng chập tần số . Đương nhiên không phải tín hiệu nào VCO cũng có thể bắt chập n số ,mà chỉ với tín hiệu có tần số trong một giải hữu hạn nào đó gần fo thì VCO c Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng mới có thể bắt chập được .Dải tần số mà hệ duy trì tình trạng chập với tín hiệu lối vào được gọi là giải giữ chập hay dải bám (lock range) của hệ thống PLL .Dải tần số mà trên đó hệ thống PLL có thể bắt chập một tín hiệu gọi là dải bắt chập (capture range) và không bao giờ lớn hơn dải giỡ chập . Chúng ta cũng có thể dùng cách khác diễn tả hoạt động của PLL .Bộ so sánh pha thực chất là một bộ nhân ,nó chộn tín hiệu lối vào với tín hiệu VCO.Sự trộn này tạo tần số tổng và tần số hiệu fs ± fo .Khi mạch ở trạng thái chập thì tín hiệu tần số fs-fo=0.Do đó tạo thành phần một chiều .Bộ lọc tần số thấp loại bỏ thành phần tần số tổng fs+fo ,nhưng tiếp nhận thành phần một chiều .Thành phần một chiều này điều khiển VCO hoạt động ở trạng thái dữ chập với tín hiệu vào .Dải dữ chập này độc lập với dải tần số bộ lọc thông thấp vì rằng khi mach ở trạng thái giữ chập thành phần hiệu tân số bao giờ cũng là một chiều. Để có thể hiểu thấu đáo những trạng thái cơ bản nhất của PLL ,trước hết ta hãy đề cập đến nhữnh hoạt động cơ bản của từng khối trong PLL. c-Bộ so sánh pha +bộ so sánh pha tương tự thực chất bộ so sánh pha là một bộ trộn kép .Không mất tính tổng quát ta xét mạch so sánh tương tự dưới đây. C1 CAP R2 RESISTOR Vd 64 fo fi hin50: Mô hình bộ so sánh pha Tín hiệu lối vào so sánh với tần số fo mở vá đóng chuyển mạch .Nếu fo khác fi thì mạch sẽ cho ta bộ trộn tần số tổng và hiệu (fo ± fi) .Giá trị của tụ điện được chọn sao cho các thành phần tần số tổng fo và fi sẽ bị chặn lại.Chỉ cho qua thành phần hiệu tần số và do đó tạo ra điện áp Vd. Điện áp này tạo sự khoá pha trong khi mode thu nhập đang hoạt động. Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng Khi vòng được khoá pha fi sẽ chính xác bằng fo chỉ có một sự sai khác pha là tồn tại .Sự sai pha này sẽ duy trì điịen áp DC Vd.Nó tỷ lệ với sự sai khác pha : θe =θi-θo Ta giả sử hai tín hiệu vào là fi(t)=sin(ωit+θi) fo(t)=sin(ωot+θo) Khi đó Vd= Asin(θi-θo) sự bắt chập tần đã xẩy ra Điện áp này tỷ lệ trực tiếp với biên độ tín hiệu lối vào và quan trọng hơn nó tỷ lệ với hiệu pha θe=θi-θo.Khi A không đổi và θe nhỏ thì hàm truyền là tuyến tính.Những thảo luận trên cho ta thấy những nguyên lý cơ bản của bộ so sánh pha ,cụ thể là so sánh pha tuyến tính .Một kiểu so sánh pha kiểu số sẽ thực sự thích hợp cho ứng dụng này (bộ thu dữ liệu )sẽ được trình bày dưới đây. + bộ so sánh pha số Bộ so sánh pha sô số có thể được thực hiện bằng cách sử dụng một cổng hoặc tuyệt đối (XOR) hoặc một trigơ RS được khởi phát bằng sườn xung .Lối ra Y của cổng hoặc tuyệt đối sẽ thấp khi cả hai lối vò cùng cao hoặc cùng thấp các trường hợp khác lối ra Y sẽ cao Điện áp lối ra sẽ được làm nhẵn bằng bộ lọc thông thấp RC tạo ra điện áp Vd.Cổng hoặc tuyệt đối yêu cầu lối vào là các xung vuông đối xứng , điều này có thể trở thành một vấn đề trong hệ thống chúng ta .Bên cạnh đó trigơ RS làm việc tốt hơn với các loại xung.Một vấn đề khi sử dụng bộ so sánh số là nó khá nhạy với nhiễu .Nó có thể lọc được những xung kim và hài ngă ă nhiễu tần sô radio. n cfi Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 65 U1A R1 SISTORRE C1 CAP fi Y fo Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng 66 d- bộ khuếch đại R1 RESISTOR C1 CAP S R Q _Q U1 hình51:Bộ so sánh pha số Y Y fo fi Khối thứ hai trong vòng là bộ khuếch đại (trong sơ đồ vòng không được thể hiện bởi vì nó ẩn chứa trong các bộ khác ) thông thường là bộ khuếch đại DC .Chức năng của nó làm tăng độ lợi vòng bằng cách khuếch đại điện áp lối ra bộ so sánh pha . Độ rộng dải của bộ khuếch đại phải đảm bảo rộng hơn độ rộng dải của vòng .Hoặc nói cách khác điện áp này phải đủ lớn để tạo sự lệch pha vượt qua giới hạn quanh vòng . Điều này sẽ chắc chắn tạo ra sự phát lại phản hồi .Hay nói cách khác là tạo sự bắt chập tần số. e-VCO bộ phát dao động được biểu diễn bằng điện áp được tìm hiểu trong nhiệm vụ của nó như là một bộ điều chế tần số .Cách tiếp cận đơn giản nhất là sử dụng điện dùng phụ thuộc điện áp trong một bộ phát đa hài .Khi thay đổi điện áp đặt vào phần tử biến thiên làm cho điện dùng của nó thay đổi theo.Do đó cũng làm thay đổi tần số của máy phát đa hài.Hình là ví dụ đơn giản mang tính lý thuyết .Tần số của mạch đa hài được điều khiển bởi điện kháng thay đổi của D1 và D2 . +V 20V +V 20V +V 20V C2 1uF C1 1uF R8 9k R7 3kR63k R5 9k R4 1k R3 1k R2 27k27k Q1 Q2 D2 D1 Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng hình52: f-hoạt động của PLL Tiếp sau đây ta sẽ thảo luận các hiện tượng quan trọng trong hệ thống PLL là bắt chập và giữ chập .Khi mạch chưa ở trạng thái chập bộ so pha trộn tín hiệu vào với tín hiệu VCO để tạo thành phần tổng và thành phần hiệu hai tần số (tức là PLL đang hoạt động ở mode thu nhập ).Nếu thành phần hiệu nằm ngoài biên dải tần số của bộ lọc thông thấp thì nó sẻ bị loại bỏ cùng thành phần tổng tần số ,do đó sẽ không có thông tin nào được truyền qua bộ lọc và VCO tiếp tục làm việc ở tần số trung tâm .Khi tần số của tín hiệu lối vào gần với tần số của phát của VCO thì thành phần hiệu nhỏ nằm trong biên dải của bộ lọc thông thấp .Lúc đó một phần của thành phần hiệu đi qua được mạch lọc thông thấp và thúc đẩy VCO chuyển đến tín hiệu lối vào và theo hướng sao cho thành phần hiệu tần số giảm và cho phép nhiều thông tin đi qua bộ lọc thông thấp đến VCO . Đây là cơ chế hồi tiếp dương thúc đẩy VCO chập với tín hiệu lối vào .Khi tần số của hai lối vào bằng nhau PLL khoá vòng và chuyển sang hoạt động ở mode giám sát. +Dải bắt chập:là dải tần số lân cận tần số dao động tự do của VCO mà trên đó hệ có thể bắt chập với tín hiệu lối vào . Dải bắt chập cho thấy tần số của tín hiệu lối vào phải tiến gần đến tần số của VCO như thế nào để tần số phát của VCO chuyển thành có cùng tần số với tín hiệu lối vào .Dải bắt chập phụ thuộc vào giải tần của bộ lọc thông thấp và hệ số khuếch đại chung của hệ thống . +Dải giữ chập là dải tần số lân cận tần số dao động tự do của VCO mà trên đó mạch phản hồi áo thể theo dõi tín hiệu lối vào sau khi đã chập tần số .Khi mạch đã ở trạng thái chập thành phần hiệu tần số của tín hiệu ra của bộ so pha là dòng một chiều và đi qua bộ lọc thông thấp .Như vậy dải giữ chập được giới hạn bằng khoảng biến thiên điện áp Vd có thể tạo ra được độ lệch tần số tương ứng của VCO .Dải giữ chập chủ yếu là thông số dòng một chiều và không chịu ảnh hưởng của bộ lọc thông thấp . g-Cấu tạo của vòng khoá pha CMOS CD4006 Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 67 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng 68 CMOS PLL CD4046 là một vi mạch đơn khối được đóng trong một vỏ có 16 chân.Vòng khoà pha (PLL) bao gồm một máy phát được điều khiển bằng điện áp VCO công suất thấp ,tuyến tính và hai bộ so sánh pha có cùng một lối vào khuếch đại và cùng một lối vào so sánh chung . Điode Zener có điện áp Vz =5.2V để tạo ra điện áp một chiều ổn định dùng để điều chỉnh nếu cần thiết .VCO được nối trực tiếp hoặc qua bộ chia tần số tới bộ so sánh pha .Bộ lọc thông thấp được nối với mạch ngoài để có thể thay đổi cấu trúc của hệ trong từng ứng dụng cụ thể .Sau đây ta lần lượt xét từng khối chức năng có trong vi mạch . +Bộ so sánh pha I: Bộ so sánh pha I là một mạch hoặc tuyệt đối (XOR) .Mạch này hoạt động tương ứng với tín hiệu ngưỡng của bộ trộn cân bằng . Để đạt được dải giữ chập lớn nhất ,các xung lối vào so sánh phải là các xung vuông cân có độ rộng xung bằng 50% chu kỳ .Khi không có tín hiệu hoặc nhiễu lối vào , ở lối ra của bộ so sánh pha một điện áp trung bình bằng V/2 .Bộ lọc thông thấp nối với lối ra của bộ so sánh pha một cung cấp điện áp trung bình cho lối vào VCO , điện áp này điều khiển VCO phát ra các xung vuông có tần số dao động trung tâm fo,với bộ so sánh pha một ,dải tấn số trong đó PLL có thể thiết lập trạng thái Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng bám (locked model ) phụ thuộc vào đặc trưng của bộ lọc thông thấp và có thể làm cho dải bắt chập lớn bắng dải giữ .Bộ so sánh pha I giữ cho PLL ở trạng thái chập mặc dù nhiễu ở lối vào có thể lớn . Một đặc trưng quan trọng của so sánh pha kiểu này là nó có thể bám vào tần số rất gần với tần số trung tâm VCO. Đặc trưng thứ hai là góc lệch pha giữa tín hiệu và xung phát ra từ VCO ở lối vào so sánh nằm trong khoảng 0 tới 180 và bằng 90 tại tần số trung tâm . 69 +Bộ so sánh pha II khuếch đại tín hiệu bộ so sánh pha I S R Q _Q S R Q _Q S R Q _Q S R Q _Q P N bộ so sánh pha II lối váo so sánh lối ra so sánh pha I lối vào tín hiệu hình53:Sơ đồ nguyên lý bộ so sánh pha V Bộ so sánh pha II là một bộ nhớ số được điều khiển bằng sườn xung .Bộ so sánh pha hai bao gồm 4 trigơ RS có chung cửa điều khiển và mạch 3 trạng thái MOSFET kênh p và kênh n.Khi transistor p_MOS hoặc n_MOS ở trạng thái thông mạch chúng đặt lối ra ở mức Vdd hoặc Vss tương ứng .Bộ so sánh pha kiểu này chỉ hoạt động ở sườn dương chuyển từ mức logic 0 lên mức logic 1 của các xung đưa vào lối so sánh .Nếu tần số ở lối vào tín hiệu cao hơn tần số lối vào so sánh thì transitor p liên tục thông mạch nối lối ra với Vdd .Nếu tấn số lối vào tín hiệu thấp hơn tín hiệu lối vào so sánh thì transitor n liên tục thông mạch nối lối ra với Vss .Nếu hai tín hiệu này có cùng tần số nhưng tín hiệu vào chậm pha hơn tín hiệu so sánh thì transitor n sẻ giữ ON trong khoảng thời gian tương ứng với sự lệch pha .Nếu tín hiệu vào sớm pha hơn tín hiệu so sánh thì transitor p sẽ giữ ON lối ra của bộ so sánh nối lên nguồn trong khoảng thời gian tương ứng lệch pha . Điện thế trên tụ điện ở bộ lọc thông thấp tăng lên . Đây chính là điện áp điều khiển VCO,do đó tần Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng số phát của VCO tăng lên dần tương ứng với sự tăng điện áp trên tụ . Điện áp trên tụ được điều chỉnh cho tới khi 2 tín hiêu lối vào so sánh bằng nhau cả về pha và tần số .Tại điểm hoạt động ổn định này cả hai transtor ở trạng thái ngắt mạch ,lối ra ở trạng hái hở mạch và giữ cho điện áp trên tụ không đổi .Chính vì vậy không có sự lệch pha nào tồn tại giữa hai tín hiệu lối vào bọ so sánh .Hơn nữa công suất tổn hao trên bộ lọc tần thấp giảm bớt khi dùng so sánh pha kiểu này .Rõ ràng là dải giữ chập của so sánh pha kiểu này bằng dải bắt chập và không phụ thuộc vào dải thông của bộ lọc thông thấp .Khi không có tín hiệu vào VCO được điều chỉnh phát ở tần số thấp nhất. .+VCO (voltage controlled Oscillator) Để đảm bảo công suất tiêu tán của hệ nhỏ ,mach lọc mắc ngoài cũng phải có công suất tiêu thụ nhỏ .Ví dụ như RC phải có giá trị R lớn và giá trị C nhỏ .Từ nguyên lý của vòng bám pha , ta thấy rằng sự khác nhau về tần số giữa VCO và tín hiệu lối vào của mạch tách sóng pha tạo thành điện áp vi sai ,qua mạchlọc thông thấp tạo thành điện áp điều khiển tác động vào máy phát VCO,do đó điều chỉnh tần số của VCO cho trùng khớp với tín hiệu vào .Với lập luận trên thì tần số phát của VCO là một hàm của điện áp vi sai .Do đó một yêu cầu quan trọng đặt ra với VCO là sự phụ thuộc của tần số vào điện áp điều khiển phải tuyến tính trên khoảng tuyến tính của VCO. + Bộ lọc tần số thấp: Sự khác nhau về tần số giữa VCO và tín hiệu lối vào qua bộ tách sóng pha tạo thành điện áp vi sai Ve(t). Điện áp này được lọc thành phần tần số cao (thành phần tổng,….) bởi bộ lọc tần số thấp ta thu được điện áp điều khiển Vd(t) tần số phát của VCO .Nếu fs=fo thì tín hiệu lối ra của bộ lọc sẽ là một dòng không đổi mà biên độ phụ thuộc vào độ lệch pha của hai tín hiệu fs và fo. 4.2.2.2-Mạch khôi phục xung đồng bộ: Chuỗi xung lấy ở lối ra của cổng hoặc được đưa vào chân 14 của vi mạch CD40406 để thực hiện việc so sanh pha .Tín hiệu dạng đơn cực ở lối vào được so pha rồi lọc thành phần cao tần ta lấy được điện áp điều khiển VCO phát tần số bắt chập với tín hiệu vào .Xung lấy ra tại chân 4 của PLL chính là xung đồng hồ có tần số 256Kz của hên thống .Với vi mạch CD 4046 có hai bộ so sánh pha là so sánh pha 1 và so sánh pha 2 .Trong ứng dụng này ta dùng so sánh pha 2 là bộ so sánh cho ta xung clock không lệch pha với Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 70 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng tín hiệu vào .Tuy nhiên nó cũng có nhược điểm là nhạy với nhiễu đặc biệt là nhiễu rung pha . hình54: sơ đồ nguyên lý bộ thu xung định thời Như đã trình bày chi tiết về CD4046 ở trên trong mạch này R1C1 là mạch lọc thông thấp mắc ngoài ,R3 kết hợp transistor trường kênh N thành mạch lặp lại điện áp lối vào R2 là điện trở bù dòng cuối cùng là C2 chính là tụ điện phóng nạp nhờ dòng dương P2 để tạo dao động trong VCO . Tiếp theo để khôi phục lại tín hiệu đồng bộ khung ta tiến hành như sau .Dữ liệu từ lối ra chân 4 của vi mạch có tần số là 256Kz ta lại cho qua bộ chia tần dùng CD4040 để tạo ra xung có tần số là 8Kz ,và cuối cùng ta cho qua mạch thu hẹp xung 74ls123 ta đã trình bày ở trên. Đại Học Công hình55: sơ đồ nguyên lý khôi phục xung đồng bộ Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 71 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng 4.2.2.3-Tách tín hiệu đồng bộ khung Trong bài toán này đồng bộ khung theo định hướng bit được sử dụng trường cờ (từ mã đồng bộ khung ) gồm một chuỗi 8 bít ,chiếm không gian bằng một khung dữ liệu .Việc xác định đồng bộ khung được xác định như sau : 8 bit đầu tiên của khung dữ liệu sẽ được so sánh với từ mã đồng bộ định trước bằng bộ so sánh 74LS688.Vi mạch so sánh chuyên dụng 74Ls688 có 20 chân là bộ so sánh số 8 bit.Khi hai lối vào so sánh trùng nhau từng bit một chân 19 sẽ cho mức thấp .Các trường hợp khác nó (chân 19) sẽ cho mức cao .Trở lại vấn đề trên khi chuỗi lối vào trùng với từ mã đồng bộ định trước thì tại chân 19 sẽ cho mức logic thấp báo hiệu cho đồng bộ khung .Tại đây ,nhờ xung báo hiệu đó các bộ đếm sẽ được Reset lại và tạo lần lượt 3 cửa sổ cho 3 kênh dữ liệu theo đúng trật tự cho trước . hinh56:sơ đồ nguyên lý tách đồng bộ khung Trường hợp mất đồng bộ khung xẩy ra tức là khi không có chuyển mức tại chân 19, hì chuỗi dữ liệu vào sẽ được so sánh liên tiêp sau mỗi xung nhịp để thực hiện dò tìm đồng bộ khung .Với cách đồng bộ khung này khá đơn giản nhưng nó thật sự hiệu quả khi số kênh trong một khung không lớn .Bởi vì nếu lỗi bít xẩy ra tại khung chứa từ mã đồng bộ ,tức là mất đồng bộ khung ,thì chỉ sau tối đa là một khung dữ liệu hệ thống sẽ lại được đồng bộ .Thêm vào đó việc lựa chọn một từ mã đồng bộ đặc biệt không quá khó khăn.Tuy Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 72 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng nhiên từ mã đồng bộ phải được lựa chọn sao cho xác xuất xuất hiện nó trong chuỗi dữ liệu là bé nhất hoặc phải thực hiện nhồi bít nếu có thể . Ngoài phương pháp tách đồng bộ khung như trình bày ở trên ta còn có thể dùng phương pháp sau đây .Tín hiệu á và tín hiệu đồng bộ khung được đưa tới bộ ghi dịch (S/P nối với các đầu vào của hai bộ so sánh . hình 57 Bộ so sánh sẽ so cá bắt được đúng khung đồ hiệu phát hiện đồng bộ k + Ở trên ta đã ngiên so sánh 74ls85.Cấu trúc 74ls85 có 4 lối v ,bọ so sánh này còn thê sánh .Trong sơ đồ hình Đại Học Công Nghệ-Đạ PCM bao gồm tín hiệu mã ho ) .Các đầu ra song song được73 : sơ đồ khối mạch khôi phục đồng bộ khung c chuỗi tín hiệu PCM này với chuỗi đòng bộ khung nơi phát khi ng bộ ,bộ so sánh sẽ phát ra một xung dương . Đây chính là tín hung. cứu thanh ghi dịch (S/P) 74ls164 ,sau đây ta sẽ ngiên cứu mạch của bộ so sánh này được thể hiện ở hính dưới đây. ào so sánh mã nhị phân hoặc mã BCD..Ngoài các lối vào chính m các lối vào phụ ,>,<,= ,để thực hiện việc mở rộng phạm vi so 21 tín hiệu đặt trước lối vào là tín hiệu đồng bộ khung ,khi tín hình58:sơ đồ cấu trúc của 74ls85 i Học Quốc Gia Hà Nội Lớp K46ĐC Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng hiệu PCM được ghi dịch liên tiếp qua bộ 74ls164 .Nếu xuất hiện khối 8 bít trùng với tín hiệu đồng bộ khung thì tại chân A=B của bộ so sánh bit có ý nghĩa cao nhất sẽ xuất hiện một xung dương. Để mở rộng số bit so sánh ví dụ ta muốn so sánh 8 bit ta có thể nối trực tiếp hai IC 7485 với nhau . Hình59 :dùng 2 IC 7485 để tổ chức so sánh 2 số nhị phân 8 bít Đương nhiên ta có thể đấu nối tiếp một số IC 7485 để so sánh hai sô nhị phân 8 bit .Giới hạn của việc đấu nối trực tiếp này do tốc độ của tín hiệu trên lối và và độ trễ của IC quết định . 4.2.2.4-Sơ đồ nguyên lý bên thu Hình vẽ (trang bên) *Nguyên tắc hoạt động Sau khi khôi phục được nhịp bit và và xung đồng bộ ta đưa vào các tín hiệu này vào điều khiển bộ decode .Tín hiệu PCM bao gồm tín hiệu mã hoá và tín hiệu đồng bộ khung trên kênh truyền được đưa tới chân 1(A) của thanh ghi dịch (S/P)74164 (U1) lối ra của thanh ghi dịch này được đưa vào thanh ghi dich (P/S)74165(U2) để chốt dữ liệu Tại chân 13 ở lối ra của thanh ghi dịch (S/P)74164 (U1). được đưa tới lối vào 1(A) của thanh ghi dịch thứ hai 74164(U3) sau đó dứ liệu lối ra song song của thanh ghi dịch này lại được đưa vào thanh ghi dịch (P/S) 74165 để chốt dữ liệu. Tiếp tục quá trình trên với hai thanh ghi dịch (S/P) và hai thanh ghi dịch (P/S) tiếp theo ta sẽ được dữ liệucủa 4 kênh. Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 74 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 75 1 2 3 4 A B C D 4321 D C B A 1 Prote l International P/L L3, 12a Rodborough Rd Frenchs F orest NSW Australia 20861 555 Timer, Mono-stable Circuit 1 1.0 .0 30-May-2005 10:43:08 C:\Program Files\Design Explore r 99 SE \Examples\Circuit Simulation\ Backup of luong93. DDB - Documents\Bac Titl Size: Number: Da te : File : Revision: Shee t of e Time: A4 A1 B2 QA 3 QB 4 QC 5 QD 6 CLK8 CLR9 QE 10 QF 11 QG 12 QH 13 U? 74L S164 AIN14 BIN3 VCIN9 INH5 CA6 CB7 R111 R212 PCP 1 PC1 2 PC2 13 VCOUT 4 SF 10 ZEN 15 U? 4046 CLK10 RST11 Q1 9 Q2 7 Q3 6 Q4 5 Q5 3 Q6 2 Q7 4 Q8 13 Q9 12 Q10 14 Q11 15 Q12 1 4040 A1 B2 CLR3 Q 4 Q 13 Cext14 RCext15 U?A 74L S123 C? CAP VCC A1 B2 QA 3 QB 4 QC 5 QD 6 CLK8 CLR9 QE 10 QF 11 QG 12 QH 13 U? 74L S164 A1 B2 QA 3 QB 4 QC 5 QD 6 CLK8 CLR9 QE 10 QF 11 QG 12 QH 13 U? 74L S164 A1 B2 QA 3 QB 4 QC 5 QD 6 CLK8 CLR9 QE 10 QF 11 QG 12 QH 13 U? 74L S164 SH/LD1 CLK2 E3 F4 G5 H6 QH 7 QH 9 SER10 A11 B12 C13 D14 CLK INH15 U? 74L S165 SH/LD1 CLK2 E3 F4 G5 H6 QH 7 QH 9 SER10 A11 B12 C13 D14 CLK INH15 U? 74L S165 SH/LD1 CLK2 E3 F4 G5 H6 QH 7 QH 9 SER10 A11 B12 C13 D14 CLK INH15 U? 74L S165 SH/LD1 CLK2 E3 F4 G5 H6 QH 7 QH 9 SER10 A11 B12 C13 D14 CLK INH15 U? 74L S165 VCC VCC VCC VCC BÊN THU Hình 60 kênh Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng * Ngoài phương pháp tách kênh như trên ta có thể dùng phương pháp sau đây Nguyên tắc hoạt động n 74ls138 và dưới sự điều trên kênh truyền ra lối r (vi mạch 74ls04) ,và cu 74ls164 .Với sự điều kh đi ra 4 lối ra đảo của vi m ghi dịch S/P ta sẽ được d h + Tìm hiểu về IC phâ 1,2,3 tương ứng với các điều khiển 74ls139 sẽ đi 4.3-Hướng phát triển ứ Đại Học Công Nghệ-Đạ Hướng nghiên cứu tiếp Đó là một phương pháp bộ,và chúng được truyề trương quang ..vv…Hìnhhình 61:sơ đồ khối bên tác hư sau : Khi tín hiệu trên kênh truyền vào chân 6 của bộ giải mã khiển của vi mạch 74ls139 cho phép ta chọn từng kênh dữ liệu a của IC74ls138.Vì lối ra này là lối ra đảo nên ta cho qua bộ đảo ối cùng ta cho dữ liệu vào chân 1(A) của thanh ghi dịch S/P iển của vi mạch 74139 dữ liệu trên kênh truyền bên phát lần lượt ạch 74138 sau đó các dữ liệu này đi qua bộ đảo rồi đi vào thanh ữ liệu của 4 kênh. n kênh 74ls138 . Đây là bộ phân kênh 3 lối vào địa chỉ ở các chân ký hiệu (A,B,C) như sơ đồ hình 25 .Mỗi tổ hợp (A,B) từ vi mạch ều khiển việc tách từng kênh dữ liệu trên đường truyền . ng dụng của đề tài: i Học Quốc Gia Hà Nội Lớp K46ĐC 76 theo của đề tài sẽ thực hiện tiếp trong thời gian sau nếu có thể . ghép 8 kênh trong đó 7 kênh thoại và một kênh dùng để đồng n trên một đường tốc độ cao trong môi trường không khí ,môi vẽ được thể ở trang bên Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng kênh 1 kênh 2 cvbf kênh 8 ghép kênh tách khối cao tần RF kênh 1 kênh 2 cvbf kênh 8 ghép kênh tách khối cao tần RF kênh8 Hình 62:sơ đồ truyền dẫn phát triển của đề tài Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 77 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng 4.4-Kết quả thực nghiệm: Trong quá trình thiết kế và thực nghiệm hệ thống em rút ra được một số kết quả sau +Thiết kế hệ thống thu phát hệ thống PCM 4 kênh trong đó gồm 3 kênh thoại và một kênh dùng đồng bộ .Cụ thể kênh dùng đồng bộ là chuỗi 8 bit “10111101”. +Ở bên thu tách được nhịp bit clock ở bên phát và xung đồng bộ . Hình 63: Dạng tín hiệu tần số phát 8Khz Hình 63 trên là dạng tín hiệu được tạo ra từ bộ chia tần ,khi cho tín hiệu có tần số 4Mhz vào bộ chia tần. Hình 64: Dạng tín hiệu dùng đồng bộ khung Dạng tín hiệu ở hình 64 được tạo ra khi cho tín hiệu có tần số 8Khz ở hình 63 đi vào IC chia nhỏ độ rộng xung 74ls123. Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 78 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng Hình 65: dữ liệu trên đường truyền Quá trình ghép kênh theo thời gian thực hiện đúng như quy định .Ghép kênh theo từng thời điểm lấy mẫu và quá trình phân kênh đầu thu cũng thực hiện tốt chức năng tách các thành phần tín hiệu riêng biệt . Đặc biệt khôi phục được chính xác tín hiệu nhịp bit và tín hiệu đồng bộ khung chính xác. Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 79 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng Kết Luận Sau khi hoàn thành bản khoá luận này em hiểu được một số vấn đề sau: +Thấy được tầm quan trọng và vai trò của Multiplexer trong hệ thống viễn thông và ứng dụng trong truyền dẫn PCM-TDM. +Nắm được các kỹ thuật phân kênh và hợp kênh . +Hiểu được các loại mã được dùng trong đường truyền. +Hiểu được quá trình đồng bộ nơi thu và nơi phát . +Thiết kế được hệ thống PCM đơn giản 4 kênh Tuy nhiên trong một khoảng thời gian ngắn quá trình thiết kế còn một số hạn chế .Do thực hiện hệ thống ví nhiều loại công nghệ chế tạo IC khác nhau ,kỹ thuật cũng như kinh nghiệm còn hạn chế nên tín hiệu thu chưa được tốt .Với hệ thống trên ngoài việc khắc phục các hạn chế ta còn có thể mở rộng để truyền dẫn với tín hiệu PCM nhiều kênh. . Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 80 Khoá luận tốt nghiệp *.* Ngô Ngọc Lượng Tài liệu tham khảo [1] Douglas V.hall Digital Circuits And Systems -1989 [2] Trường Đại Học Công Nghệ Khoa Điện Tử Viễn Thông -Thực Tập Chuyên Đề Viễn Thông-2004 [3] Nguyễn Hồng Sơn - Cơ Sơ Kỹ Thuật Chuyển Mạch & Tổng Đài-Nhà Xuất Bản Giáo Dục 2000 [4] Ts.Trần Văn Minh – Giáo Trình Kỹ Thuật Số -Nhà Xuất Bản Bưu Điện Hà Nội ,7-2001. Đại Học Công Nghệ-Đại Học Quốc Gia Hà Nội Lớp K46ĐC 81

Các file đính kèm theo tài liệu này:

  • pdfThiết kế và lắp ráp thực nghiệm ghép kênh phân chia theo thời gian trong truyền dẫn số.pdf