Giáo trình PHP căn bản

: Nguyễn Đình Tuấn 1 Đồ án mạch logic GVHD:Nguyễn Thị Minh LỜI NÓI ĐẦU T rong những năm gần đây công nghệ vi điện tử phát triển rất mạnh mẽ. Sự ra đời của các vi mạch cỡ lớn, cực lớn với giá thành giảm nhanh, khả năng lập trình ngày càng cao đã mang lại những thay đổi sâu sắc trong ngành kỹ thuật điện tử. Mạch số, ở những mức độ khác nhau đã và đang thâm nhập vào tất cả các thiết bị điện tử thông dụng và chuyên dụng. Vì vậy môn học: “Kỹ thuật số và mạch lôgic” sẽ giúp các sinh viên ngành điện tử tìm hiểu sâu sắc về điện tử số, nắm được những vấn đề cốt lõi, tăng cường năng lực giải quyết các vấn đề kỹ thuật trong thực tế. Sau khi đã được học môn: “Kỹ thuật số và mạch lôgic” và được sự hướng dẫn của cô giáo Nguyễn Thị Minh em đã chọn đề tài: “Thiết kế hệ thống hẹn giờ cho thiết bị điện” làm đồ án môn học này. Với mục đích là vận dụng được những kiến thức điện tử số đã được học vào thiết kế những bài toán ứng dụng thực tế. Trong quá trình thực hiện đồ án không tránh khỏi những sai sót, em rất mong nhận được sự góp ý chỉ bảo thêm của thầy cô và bạn bè để có thể hoàn thiện hơn cho đề tài. Em xin chân thành cảm ơn cô giáo Nguyễn Thị Minh đã chỉ bảo tận tình trong quá trình thực hiện đề tài này, cảm ơn tất cả mọi ý kiến đóng góp của thầy cô và bạn bè. Sinh viên thực hiện ! Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 2 Đồ án mạch logic GVHD:Nguyễn Thị Minh ĐỒ ÁN THIẾT KẾ MẠCH LOGIC Đề tài: “Thiết kế hệ thống hẹn giờ cho thiết bị điện” Giáo viên hướng dẫn: Nguyễn Thị Minh Sinh viên thực hiện: Nguyễn Đình Tuấn Lớp: 46K-ĐTVT, Khoa Công Nghệ PHẦN 1: CƠ SỞ LÝ THUYẾT ĐỀ TÀI 1- 1. Tổng quan về mạch số Các mạch xử lý tín hiệu chỉ ở mức cao và thấp gọi là mạch số. Căn cứ vào đặc điểm và chức năng logic, chúng ta phân loại mạch số thành hai loại chính: mạch tổ hợp và mạch dãy. 1- 1.1. Mạch tổ hợp Là mạch mà tín hiệu ra chỉ phụ thuộc vào tín hiệu vào. Phương trình tín hiệu ra của mạch: Yj = fj( X1, X2, … Xn ); j = 1÷ m Trong mạch có n đầu vào, m đầu ra. Các Xi (i = 1÷n ) là các tín hiệu vào, các tín hiệu Yj (j = 1÷ m) là tín hiệu ra. X = { X1, X2, ..., Xn } : Tập các tín hiệu vào. Y = { Y1, Y2, ..., Ym } : Tập hợp các tín hiệu ra. Lúc đó mô hình toán học hình 1.1,a được mô tả một cách tổng quát như hình 1.1,b. X1 Y1 X2 Mạch Y2 X3 tổ Y3 . . . hợp . . . Xn Ym  X Mạch Y tổ hợp 1.1,a 1.1,b Hình 1.1: Mô hình toán học của mạch tổ hợp. 1- 1.2. Mạch dãy Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 3 Đồ án mạch logic GVHD:Nguyễn Thị Minh Là mạch có tín hiệu ra phụ thuộc không những vào tín hiệu vào mà còn phụ thuộc trạng thái trong của mạch, nghĩa là mạch có lưu trữ, nhớ các trạng thái. Trong mạch dãy trạng thái đầu ra ổn định ở thời điểm xét bất kỳ không chỉ phụ thuộc vào trạng thái đầu vào thời điểm đó mà còn phụ thuộc cả vào trạng thái bản thân mạch điện ở thời điểm trước (trạng thái trong).Cấu trúc mạch như hình 1.2 X1 Z1 X2 Z2 i i X ----- Mạch tổ hợp ----- Z YL Y1  Mạch nhớ W1 WK Hình 1.2: Sơ đồ khối mạch dãy. Xét hình 1.2, X(x1, x2, ..., xi) là tín hiệu đầu và ở thời điểm xét tn, Z(z1, z2, ..., zj) là tín hiệu đầu ra ở tn, W (w1, w2, ..., wk) là tín hiệu đầu vào mạch nhớ ở tn (tức là tín hiệu kích đồng bộ của FF), Y(y1, y2, ..., yL) là tín hiệu ra mạch nhớ ở tn (tức là trạng thái hiện tại của FF). 1- 2. Các hàm logic cơ bản 1- 2.1. Hàm AND a. Ký hiệu: Ký hiệu của cổng AND như hình 1.3 Hình 1.3: Ký hiệu cổng AND. b. Bảng chân lí: Ta có bảng chân lí của hàm AND như sau (bảng 1.1): A B Z 0 0 0 0 1 0 1 0 0 1 1 1 Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 4 Đồ án mạch logic GVHD:Nguyễn Thị Minh Bảng 1.1: Bảng chân lí hàm AND c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm AND như sau: f (x1,x2, ..., xn) = x1.x2...xn ; n = 1, 2, 3, ... Trong đó: f là đầu ra, xi là các đầu vào. Hàm AND là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy nhất. 1- 2.2. Hàm OR a. Ký hiệu: Ký hiệu của cổng OR như hình 1.4 Hình 1.4: Ký hiệu cổng OR. b. Bảng chân lí: Ta có bảng chân lí của hàm AND như sau (bảng 1.2): A B Z 0 0 0 0 1 1 1 0 1 1 1 1 Bảng 1.2: Bảng chân lí hàm OR. c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm OR như sau: f (x1, x2, ..., xn) = x1 + x2 + ... + xn ; n = 1, 2, 3, ... Trong đó: f là đầu ra, xi là các đầu vào. Hàm OR là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy nhất. 1- 2.3. Hàm NOT a. Ký hiệu: Ký hiệu của cổng NOT như hình 1.5 Hình 1.5: Ký hiệu cổng NOT. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 5 Đồ án mạch logic GVHD:Nguyễn Thị Minh b. Bảng chân lí: Ta có bảng chân lí của hàm NOT như sau (bảng 1.3): A Z 0 1 1 0 Bảng 1.3: Bảng chân lí hàm NOT c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NOT như sau: f (x) = x Trong đó: f là đầu ra, x đầu vào. Hàm NOT là hàm có đầu vào và đầu ra duy nhất. 1- 2.4. Hàm NOR a. Ký hiệu: Ký hiệu của cổng NOR như hình 1.6. Hình 1.6: Ký hiệu cổng NOR. b. Bảng chân lí: Ta có bảng chân lí của hàm NOR như sau (bảng 1.4): A B Z 1 1 0 0 1 0 1 0 0 0 0 1 Bảng 1.4: Bảng chân lí hàm NOR c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NOR như sau: f (x1, x2, ..., xn) = x1 + x2 + ... + xn ; với n = 1, 2, 3, ... Trong đó: f là đầu ra. xi là các đầu vào. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 6 Đồ án mạch logic GVHD:Nguyễn Thị Minh nhất. Hàm NOR là hàm một hoặc nhiều đầu vào và có một đầu ra duy 1- 2.5. Hàm NAND a. Ký hiệu: Ký hiệu của cổng NAND như hình 1.7. Hình 1.7: Ký hiệu cổng NAND. b. Bảng chân lí: Ta có bảng chân lí của hàm NAND như sau (bảng 1.5): A B Z 1 1 0 0 1 1 1 0 1 0 0 1 Bảng 1.5: Bảng chân lí hàm NAND c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NAND như sau: f (x1, x2, ..., xn) = x1.x2 ... xn ; với n = 1, 2, 3, ... Trong đó: f là đầu ra, xi là các đầu vào. Hàm NAND là hàm một hoặc nhiều đầu vào và có một đầu ra duy nhất. 1- 3. Mạch điện cổng TTL (TRANSISTOR – TRANSISTOR - LOGIC) 1- 3.1. IC 74LS04: Mạch đảo a. Sơ đồ chân: Sơ đồ chân của 74LS04 như hình 1.8. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 7 Đồ án mạch logic GVHD:Nguyễn Thị Minh b. Cấu tạo: Hình 1.8: Sơ đồ chân IC 74LS04 IC 74LS04 gồm 6 cổng NOT tích hợp trên một đế bán dẫn. Đầu vào của cổng NOT tại các chân: 1, 3, 5, 9, 11, 13, đầu ra tại các chân: 2, 4, 6, 8, 10, 12, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74LS04 hoạt động như cổng NOT các lối ra Y là phủ định của lối vào A: Yi = Ai, i = 1, 2, …, 6. 1- 3.2. IC 74LS08: Mạch và a. Sơ đồ chân: Sơ đồ chân của 74LS08 như hình 1.9. b. Cấu tạo: Hình 1.9: Sơ đồ chân IC 74LS08 IC 74LS08 gồm 4 cổng AND 2 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng NOT tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 - 13, đầu ra tại các chân: 3, 6, 8, 11, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 8 Đồ án mạch logic GVHD:Nguyễn Thị Minh 74LS08 hoạt động như cổng AND các lối ra Y là tích của 2 lối vào A và B: Yi = Ai.Bi, i = 1, 2, …, 4. 1- 3.3. IC 74LS32: Mạch hoặc a. Sơ đồ chân: Sơ đồ chân của 74LS32 như hình 1.10. b. Cấu tạo: Hình 1.10: Sơ đồ chân IC 74LS32 IC 74LS32 gồm 4 cổng OR 2 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng OR tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 – 13, đầu ra tại các chân: 3, 6, 8, 11, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74LS32 hoạt động như cổng OR các lối ra Y là tổng của 2 lối vào A và B: Yi = Ai + Bi, i = 1, 2, …, 4. 1- 3.4. IC 74LS02: Mạch hoặc phủ định a. Sơ đồ chân: Sơ đồ chân của 74LS02 như hình 1.11. b. Cấu tạo: Hình 1.11: Sơ đồ chân IC 74LS02 Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 9 Đồ án mạch logic GVHD:Nguyễn Thị Minh IC 74LS02 gồm 4 cổng NOR 2 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng NOR tại các chân: 2 - 3, 5 - 6, 8 - 9, 11 – 12, đầu ra tại các chân: 1, 4, 10, 13, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74LS02 hoạt động như cổng NOR các lối ra Y là phủ định của tổng 2 lối vào A và B: Yi = Ai + Bi, i = 1, 2, …, 4. 1- 3.5. IC 74HC4075: Mạch hoặc a. Sơ đồ chân: Sơ đồ chân của 74HC4075 như hình 1.12. b. Cấu tạo: Hình 1.12: Sơ đồ chân IC 74HC4075 IC 74HC4075 gồm 3 cổng OR 3 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng OR tại các chân: 3 - 4 - 5, 1 - 2 - 8, 11 – 12 - 13, đầu ra tại các chân: 6, 9, 10, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74HC4075 hoạt động như cổng OR các lối ra Y là tổng của 3 lối vào A , B và C: Yi = Ai + Bi + Ci, i = 1, 2, 3. 1- 3.6. IC 74HC4002: Mạch hoặc phủ định a. Sơ đồ chân: Sơ đồ chân của 74HC4002 như hình 1.13. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 10 Đồ án mạch logic GVHD:Nguyễn Thị Minh b. Cấu tạo: Hình 1.13: Sơ đồ chân IC 74HC4002 IC 74HC4002 gồm 2 cổng NOR 4 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng NOR tại các chân: 2 - 3 - 4 - 5, 9 - 10 - 11, - 12, đầu ra tại các chân: 1,13, chân 8 nối nguồn +5V, chân 7 nối đất, chân 6 và 8 không nối với bên trong. c. Nguyên tắc hoạt động: 74HC4002 hoạt động như cổng NOR các lối ra Y là phủ định của tổng 4 lối vào A , B, C và D: Yi = Ai + Bi + Ci+ Di, i = 1, 2. 1- 3.7. IC 74LS11: Mạch và a. Sơ đồ chân: Sơ đồ chân của 74LS11 như hình 1.14. b. Cấu tạo: Hình 1.14: Sơ đồ chân IC 74LS11 IC 74LS11 gồm 3 cổng AND 3 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng AND tại các chân: 1 - 2 - 13, 3 - 4 - 5, 9 - 10 - 11, đầu ra tại các chân: 12,6, 8. Chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 11 Đồ án mạch logic GVHD:Nguyễn Thị Minh 74LS11 hoạt động như cổng AND các lối ra Y là tích 3 lối vào A, B, C: Yi = Ai.Bi.Ci, i = 1, 2, 3. 1- 3.8. IC 74HC4072: Mạch hoặc a. Sơ đồ chân: Sơ đồ chân của 74HC4072 như hình 1.15. b. Cấu tạo: Hình 1.15: Sơ đồ chân IC 74HC4072 IC 74HC4072 gồm 2 cổng OR 4 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng OR tại các chân: 1 - 2 - 3 - 4 - 5 , 9 - 10 - 11 - 12, đầu ra tại các chân: 1 ,13. Chân 8 nối nguồn +5V, chân 7 nối đất, chân 8 và chân 6 không nối với bên trong. c. Nguyên tắc hoạt động: 74HC4072 hoạt động như cổng OR các lối ra Y là tổng 4 lối vào A, B, C, D: Yi = Ai + Bi + Ci + Di, i = 1, 2. 1- 4. Mạch logic tổ hợp 1- 4.1. Giải mã BCD sang LED 7 đoạn a. Cấu trúc và phân loại LED 7 đoạn: - LED 7 đoạn được cấu tạo bởi 7 đoạn LED có chung anode (AC) hay cathode (KC). Được sắp xếp thành hình số 8 vuông như hình 1.16,a: Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 12 Đồ án mạch logic GVHD:Nguyễn Thị Minh 1.16,b 1.16,a 1.16,c Hình 1.16: cấu tạo và chân ra của 1 LED 7 đoạn - Ngoài ra còn có một LED còn được đặt làm dấu phẩy thập phân cho số hiển thị, nó được điều khiển riêng biệt không qua mạch giải mã. Các chân ra của LED được sắp xếp thành hai hàng chân ở giữa mỗi hàng chân là A chung hay K chung, xem hình 1.16,b và 1.16,c. Hình 1.17: LED 7 đoạn loại anode chung và cathode chung cùng với mạch giải mã. - Để hiển thị 1 số nào đó thì các đèn LED tương ứng phải sang lên, do đó, các thanh LED đều phải được phân cực bởi các điện trở khoảng 180Ω đến 390Ω với nguồn cấp chuẩn thường là 5V. IC giải mã BCD sang LED 7 đoạn sẽ có nhiệm vụ nối các chân a, b,…, g của LED xuống mass hay lên nguồn (tuỳ A chung hay K chung), xem hình 1.17. - Điều khiển hiển thị LED 7 đoạn: + Đối với LED 7 đoạn anode chung để điều khiển 1 thanh nào đó sáng thì: phải cấp nguồn +5V (mức 1) ở Vcc, lối ra tương ứng của bộ giải mã BCD phải ở mức thấp: Tín hiệu điều khiển Hiển thị Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 13 Đồ án mạch logic GVHD:Nguyễn Thị Minh a b c d e f g 0 0 0 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 1 0 0 0 1 0 0 1 0 0 1 1 0 0 0 0 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 2 3 4 5 6 7 8 9 Bảng 1.6: Bảng trạng thái của LED 7 đoạn anode chung. Tín hiệu điều khiển Hiển thị a b c d e f g 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 1 0 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 1 2 3 4 5 6 7 8 9 + Đối với LED 7 đoạn kathode chung để điều khiển 1 thanh nào đó sáng thì: phải nối mass (mức 0), ở cathode chung và cấp nguồn +5V (mức 1) ở lối ra tương ứng của bộ giải mã BCD: Bảng 1.7: Bảng trạng thái của LED 7 đoạn kathode chung. b. Thiết kế bộ giải mã BCD8421 sang LED 7 đoạn: - Phân tích yêu cầu: Xem sơ đồ khối hình 1.18. D Đầu C Bộ giải mã BCD sang LED 7 đoạn vào B A a b c Đầu d ra e f g Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 14 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 1.18: Bộ giải mã BCD 8421 sang LED 7 đoạn. Các đầu vào D, C, B, A là mã BCD8421 trong đó 6 trạng thái 1010 ÷ 1111 không được sử dụng, đánh dấu chéo để xử lí tối thiểu hoá. Tín hiệu đầu ra a, b, …, g là để kích sáng LED tương ứng của LED 7 đoạn. Ở đây ta thiết kế tín hiệu đầu ra của bộ giải mã ở mức tích cực thấp. - Kê bảng chân lí: D C B A A b c d e f g Số được hiển thị L L L L L L L H L L H L L L H H L H L L L H L H L H H L L H H H H L L L H L L H L L L L L L H H L L H H H H L L H L L H L L L L L H H L H L L H H L L L H L L H L L L H L L L L L L L L H H H H L L L L L L L L L L L H L L 0 1 2 3 4 5 6 7 8 9 Bảng 1.8: Bảng chức năng của bộ giải mã BCD8421 D C B A a b c d e f g 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 0 0 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 1 0 0 0 1 0 0 1 0 0 Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 15 Đồ án mạch logic GVHD:Nguyễn Thị Minh 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 0 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 Bảng 1.9: Bảng chân lí của bộ giải mã BCD8421 Bảng chức năng 1.8 được liệt kê từ kết quả phân tích yêu cầu thiết kế. Các từ mã đầu vào của mã BCD8421 quyết định số được hiển thị. Nhưng do đầu ra của bộ giải mã ở mức thấp đèn LED mới sáng nên ta xác định sao cho: Mức thấp L: LED sáng; Mức cao H: LED tắt; Các LED sáng hình thành số được hiển thị. Bảng 1.9 là bảng chân lí tương ứng từ bảng 1.8 - Tối thiểu hoá: Dùng phương pháp hình vẽ. Chúng ta chọn dùng cổng NORAND trong sơ đồ. Do đó, đầu tiên ta tối thiểu hoá hàm đảo bằng dạng ORAND đối với giá trị 0 của hàm đầu ra, sau đó lấy đảo thì được dạng NORAND đối với các giá trị 1 của một hàm đầu ra. Bảng Karnaugh của các hàm ra như sau: Bảng 1.10. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 16 Đồ án mạch logic GVHD:Nguyễn Thị Minh Bảng 1.10: Bảng Karnaugh của các đầu ra bộ giải mã BCD8421 Tối thiểu hoá bảng Karnaugh ta có các hàm ra như sau: a = D + B + CA + CA (dạng ORAND) Lấy đảo: a = D + B + CA + CA (dạng NORAND) b = C + BA + BA , b = C + BA + BA c = C + B + A, c = C + B + A d = D + CB + BA + CA + CBA, d = D + CB + BA + CA + CBA e = CA + BA, e = CA + BA f = D + CB + CA + BA, f = D + CB + CA + BA g = D + CB + CB + BA, g = D + CB + CB + BA - Sơ đồ logic: (hình 1.19). Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 17 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 1.19: bộ giải mã BCD8421 sang LED 7 đoạn: 1- 4.2. Thiết kế bộ dồn kênh MUX: 2Þ1: a. Phân tích yêu cầu: Sơ đồ khối: (hình 1.22) G D0 MUX: Y D1 2 1 A Hình 1.20: Sơ đồ khối của MUX: 2Þ1 MUX: 2Þ1: có 2 đầu vào dữ liệu D0 và D1 , 1 đầu vào điều khiển A, Y là đầu ra, G là đầu vào chọn chip (Cho phép bộ dồn kênh làm việc). Tuỳ thuộc vào tín hiệu điều khiển tín hiệu đầu ra sẽ được nối với một trong hai lối vào. b. Kê bảng chân lí: Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 18 Đồ án mạch logic GVHD:Nguyễn Thị Minh Khi G = 1 thì Y = 0, tức là bộ dồn kênh bị cấm, nó không làm việc. Khi G = 0 thì Y = 1 một trong 2 tín hiệu đầu vào được chọn. A D0 D1 G Y X L L H H X X L X H X X L X H H L L L L L L H L H Kênh nào được chọn phụ thuộc vào tín hiệu điều khiển. nếu A = 0 thì Y = D0, nếu A = 1 thì Y = D1. Bảng 1.11 và 1.12 là bảng chức năng của bộ dồn kênh. Bảng 1.11: Bảng chức năng của bộ dồn kênh. A G Y X L H H L L L D0 D1 Bảng 1.12: Bảng chức năng rút gọn c. Tối thiểu hoá: Từ bảng chức năng ta có phưng trình đầu ra Y như sau: Y = GAD0 + GAD1. d. Sơ đồ logic: (hình 1.21) Hình 1.21: Sơ đồ logic MUX: 2Þ1 1- 4.3. Một số IC logic tổ hợp Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 19 Đồ án mạch logic GVHD:Nguyễn Thị Minh a. IC 74LS47: - Sơ đồ chân: (hình 1.22) Hình 1.22: Sơ đồ chân ra 74LS47 A, B, C, D: các đầu vào BCD4821. RBI: đầu vào xoá gợn sóng. LT: đầu vào thử đèn LED. BI/RBO: đầu vào xoá hay đầu ra xoá gợn. a ÷ g: các đầu ra mức tích cực thấp. - Cấu trúc bên trong: Hình 1.23: Cấu trúc bên trong 74LS47 và dạng số hiển thị Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 20 Đồ án mạch logic GVHD:Nguyễn Thị Minh 74LS47 bộ giải mã BCB8241 sang LED 7 đoạn, đầu ra ở mức tích cực thấp. Cấu trúc bên trong xem hình 1.23. - Hoạt động: Hoạt động của 74LS47 được mô tả trong bảng 1.13. 74LS47 hoạt động giống như bộ giải mã BCD8421 sang LED 7 đoạn chỉ có một số chức năng khác: + Các đầu ra của bộ giải mã tác động ở mức thấp (0) thì LED tương ứng sang. + Ngoài 10 số từ 0 đến 9 được giải mã, mạch cũng còn giải mã 6 trạng thái khác, ở đây không dùng đến (ghi chú 2) + Để hoạt động giải mã xãy ra bình thường thì thì chân LT và BI/RBO phải ở mức cao. + Muốn thử đèn LED để các LED đều sáng hết thì đặt chân LT ở mức thấp (ghi chú 5). + Muốn xoá hết số (tắt hết LED) thì đặt chân BI/RBO ở mức thấp (ghi chú 3). Bảng 1.13: Bảng tóm tắt hoạt động IC 74LS47 b. IC 74LS157: - Sơ đồ chân: (hình 1.24) Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 21 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 1.24: Sơ đồ chân của ICLS157 74LS157 là 4 MUX: 2Þ1 ghép với nhau, có chung tín hiệu điều khiển chọn kênh A/B (chân 1) và chung tín hiệu chọn chip G (chân 15). 1A, 1B, 2A, 2B, 3A, 3B, 4A, 4B là các đầu vào của 4 MUX. 1Y, 2Y, 3Y, 4Y là các đầu ra của 4 MUX. - Cấu trúc bên trong: Hình 1.25: Sơ đồ cấu trúc IC 74LS157 - Hoạt động: Hoạt động của 74LS157 được mô tả trong bảng 1.14. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 22 Đồ án mạch logic GVHD:Nguyễn Thị Minh Bảng 1.14: Tóm tắt hoạt động của 74LS157. Hoạt động của 74LS157 giống như MUX: 2Þ1. Khi tín hiệu chân G ở mức thấp thì IC mới hoạt động. Lúc IC hoạt động nếu tín hiệu ở chân A/B là mức thấp thì các lối ra Y sẽ chọn dữ liệu ở các lối vào A tương ứng, còn tín hiệu chân A/B ở mức cao thì các lối ra Y sẽ chọn dữ liệu ở các lối vào B tương ứng. 1- 5. Mạch dãy 1- 5.1. Các bước thiết kế mạch dãy Quá trình thiết kế mạch dãy được mô tả như ở lưu đồ hình 1.26. Xác định bài toán Xác định tín hiệu vào ra Đồ hình trạng thái, bảng trạng thái, bảng tín hiệu vào ra Tối thiểu hoá trạng thái Xác định hệ phương trình Sơ đồ thực hiện Hình 1.26: Các bước thiết kế mạch dãy. 1- 5.2. Các trigger (Flip - Flop) a. Trigger JK: Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 23 Đồ án mạch logic GVHD:Nguyễn Thị Minh - Sơ đồ khối: JK - FF là FF có 2 đầu vào điều khiển J,K. Sơ đồ khối của JK - FF được biểu diễn trên hình 1.27. J Q JK- FF K Q J K Q' 0 0 1 1 0 1 0 1 Q 0 1 Hình 1.27: Sơ đồ khối JK - FF - Bảng chân lí: J K Q Q' 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 1 0 1.15,a 1.15,b Bảng 1.15: Bảng chân lí JK - FF. Bảng chân lí của JK - FF cho ở bảng 1.15, bảng 1.15,a là bảng chân lí đầy đủ, bảng 1.15,b là bảng chức năng rút gọn, với Q là trạng thái hiện tại Q' là trạng thái tiếp theo. Từ bảng chức năng rút gọn ta nhận thấy rằng khi: JK = 0 0, FF luôn giữ nguyên trạng thái cũ (Q' = Q). JK = 0 1, FF luôn luôn chuyển đến trạng thái 0 (Q' = 0). JK = 1 0, FF luôn luôn chuyển đến trạng thái 1 (Q' = 1). JK = 1 1, FF luôn luôn lật trạng thái (Q' = ). - Đồ hình trạng thái: (hình 1.27) Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 24 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 1.27: Đồ hình trạng thái của JK - FF - Bảng Karnaugh: (bảng 1.16) Q' KQ J 00 01 11 10 1 1 1 1 0 1 Bảng 1.16: Bảng Karnaugh của trigger JK – FF. - Phương trình đặc trưng: Phương trình JK - FF có dạng: Q' = J + Q. Viết lại phương trình này dưới dạng chỉ dùng các hàm NAND: Q' = =; = + KQ = . - Sơ đồ logic JK - FF: (hình 1.28) 1.28,a 1.28,b Hình 1.28: Sơ đồ cổng NAND của JK - FF. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 25 Đồ án mạch logic GVHD:Nguyễn Thị Minh Từ phương trình trên ta xây đựng được sơ đồ như hình 1.28, trong đó 1.28,a là JK – FF làm việt ở chế độ không đồng bộ, 1.28,b là JK-FF làm việc đồng bộ Ck ở mức cao “H” 2 tín hiệu thiết lập (Pr) và xoá (Cl) cho FF. b. Trigger T: - Sơ đồ khối: T - FF là FF có 1 đầu vào điều khiển T. Sơ đồ khối của T - FF được biểu diễn trên hình 1.29. Q T T - FF Q K Q' 0 1 Q Hình 1.29: Sơ đồ khối T - FF - Bảng chân lí: T Q Q' 0 0 1 1 0 1 0 1 0 1 1 0 1.17,a 1.17,b Bảng 1.17: Bảng chân lí JK - FF. Bảng chân lí của T - FF cho ở bảng 1.17, bảng 1.17,a là bảng chân lí đầy đủ, bảng 1.17,b là bảng chức năng rút gọn, với Q là trạng thái hiện tại Q' là trạng thái tiếp theo. Từ bảng chức năng rút gọn ta nhận thấy rằng khi: T = 0, FF luôn giữ nguyên trạng thái cũ (Q' = Q). T = 1, FF luôn luôn lật trạng thái (Toggle) (Q' = ). Chính vì thế mà FF này có tên là T -FF. - Đồ hình trạng thái: (hình 1.30) Hình 1.30: Đồ hình trạng thái của T - FF Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 26 Đồ án mạch logic GVHD:Nguyễn Thị Minh - Bảng Karnaugh: (bảng 1.18) Q' Q T 0 1 1 1 0 1 Bảng 1.18: Bảng Karnaugh của trigger T – FF. - Phương trình đặc trưng: Phương trình T - FF có dạng: Q' = TQ + T = T Q. - Sơ đồ logic JK - FF: (hình 1.31) Hình 1.31: Sơ đồ cổng NAND của T - FF. Từ phương trình trên ta xây đựng được sơ đồ như hình 1.31. 1- 5.3. IC 74LS76 a. Sơ đồ chân: (hình 1.32) Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 27 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 1.32: Sơ đồ chân của ICLS76 74LS76 gồm 2 JK - FF tích hợp trên một đế bán dẫn, có đầu đặt dữ liệu (PRE) và đầu xoá dữ liệu (CLR), các đầu vào, đầu ra của các FF kí hiệu như trên hình vẽ. b. Cấu trúc bên trong: (hình 1.33). Hình 1.33: Sơ đồ cấu trúc IC 74LS76 c. Hoạt động: Hoạt động của 74LS76 được mô tả trong bảng 1.19. Bảng 1.19: Tóm tắt hoạt động của 74LS76. Hoạt động của 74LS76 giống như JK - FF. Các đầu vào đặt dữ liệu (SD), đầu vào xoá dữ liệu (CD), và đầu vào xung (CLK) đều hoạt động ở mức tích cực thấp. Hoạt động của IC được nêu ở bảng trên. 1- 6. Bộ đếm 1- 6.1. Thiết kế bộ đếm nhị phân đồng bộ MOD 2 (Kđ = 2): a. Phân tích yêu cầu thiết kế, xây dựng đồ hình trạng thái ban đầu: Kđ = 2, ta lập được đồ hình trạng thái như hình 1.34. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 28 Đồ án mạch logic GVHD:Nguyễn Thị Minh S0 0 Ck Ck S1 1 Hình 1.34: Đồ hình trạng thái của bộ đếm MOD 2. b. Xác định số lượng và chủng loại FF, chọn lựa mã hoá trạng thái: Do Kđ = 2 nên chỉ cần 1 FF để mã hoá cho 2 trạng thái trong của bộ đếm: S0 = 0, S1 = 1. Chọn FF là JK . c. Bảng trạng thái: (bảng 1.20) Qn Qn+1 K J 0 1 1 0 x 1 1 x Bảng 1.20: Bảng trạng thái và đầu vào kích của JK - FF. d. Phương trình kích: Từ bảng trạng thái ta xác định được: K = J = 1. e. Sơ đồ thực hiện: (hình 1.35) J Q Xa Ck K Q “1” Hình 1.35: Sơ đồ mạch của bộ đếm MOD 2 dùng JK - FF. 1- 6.2. Thiết kế bộ đếm nhị phân đồng bộ MOD 3 (Kđ = 3): a. Phân tích yêu cầu thiết kế, xây dựng đồ hình trạng thái ban đầu: Mô hình của bộ đếm thuận nhị phân đồng bộ MOD 3 như sau: CP Bộ đếm thuận B Xung đếm Tín hiệu chuyển vị Hinh 1.36: Mô hình bộ đếm thuận nhị phân đồng bộ MOD 3. Bộ đếm có Kđ = 3 tương ứng các trạng thái là S0, S1, S2. Căn cứ quy luật đến thuận, ta vẽ được đồ hình trạng thái ban đầu như hình 1.37. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 29 Đồ án mạch logic GVHD:Nguyễn Thị Minh S S S /0 /0 0 1 2 /1 Hình 1.37: Đồ hình trạng thái của bộ đếm MOD 3. b. Xác định số lượng và chủng loại FF, chọn lựa mã hoá trạng thái: Vì 2n ≥ 3 nên chọn n = 2, chọn FF JK. Ta mã hoá trạng thái các trạng thái: S0 = 00, S1 = 01, S2 = 10. Đồ hình trạng thái của bộ đếm MOD 3 khi đã mã hoá. /0 /0 00 01 10 /1 Hình 1.38: Đồ hình trạng thái của bộ đếm MOD 3 đã mã hoá. c. Bảng trạng thái: (bảng 1.21) Q n n n+1 Q n+1 B K J K J 0 0 0 1 1 0 0 1 1 0 0 0 0 0 1 X0 X1 X1 1X 1X X0 2 Q 1 Q 2 1  2 2 1 1 Bảng 1.21: Bảng trạng thái đầu vào kích JK - FF và đầu ra của bộ đếm MOD 3. d. Phương trình kích và phương trình đầu ra: Dựa vào quan hệ logic đã biết trong bảng trạng thái (bảng 1.21) ta vẽ bảng Karnaugh. Từ đó tìm phương trình kích và phương trình ra. J2 Q n 1 Q n 2 0 1 0 J1 Q Q n 1 n 2 0 1 0 B Q n 1 n 2 0 1 1 x 0 1 x x 1 x x Q 1 1 1 Bảng 1.22: bảng Karnaugh đầu vào kích và đầu ra của bộ đếm MOD 3. Tối thiểu hoá ta bảng Karnaugh ta có các phương trình kích và ra như sau: Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 30 Đồ án mạch logic GVHD:Nguyễn Thị Minh _ K2 = K1 = 1, J2 = Q n , J1 = Q n , B = Q n . 1 2 2 e. Sơ đồ thực hiện: (hình 1.39) J2 Q2 B  J1 Q1 X2 “1” Ck X1 K2 Q2 Ck K1 Q1 Hình 1.39: Sơ đồ mạch của bộ đếm MOD 3 dùng JK - FF. 1- 6.3. Thiết kế bộ đếm thuận đồng bộ MOD 5 (Kđ = 5): a. Phân tích yêu cầu thiết kế, xây dựng đồ hình trạng thái ban đầu: Mô hình yêu cầu của bộ đếm thuận đồng bộ MOD 5 như sau: CP Bộ đếm thuận B Xung đếm Tín hiệu chuyển vị Hình 1.40: Mô hình yêu cầu của bộ MOD 5. S4. Bộ đếm có Kđ = 5 tương ứng các trạng thái bộ đếm là S0, S1, …, Căn cứ quy luật đếm thuận, ta vẽ được đồ hình trạng thái ban đầu như hình 1.41. S S S S S /0 /0 /0 /0 0 1 2 3 4 /1 Hình 1.41: Đồ hình trạng thái ban đầu của bộ đếm MOD 5. b. Xác định số lượng và chủng loại FF, chọn lựa mã hoá trạng thái: Vì 2n ³ 5 vậy chọn n = 3, chọn FF JK. Mã hoá cho các trạng thái: S0 = 000, S1 = 001, S2 = 010, S3 = 011, S4 = 100, Đồ hình trạng thái bộ thuận đồng bộ MOD 5 khi đã mã hoá: Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 31 Đồ án mạch logic GVHD:Nguyễn Thị Minh 000 /0 001 /0  010 /0 011 /0 100 /1 Hình 1.42: Đồ hình trạng thái của bộ đếm MOD 5. c. Bảng trạng thái: (bảng 1.23) Q n n n n+1 Q n+1 Q n+1 B J K J K J K 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0 0 0 0 0 1 0X 0X 0X 1X X1 0X 1X X0 X1 0X 1X X1 1X X1 0X 3 Q 2 Q 1 Q 3 2 1  3 3 2 2 1 1 Bảng 1.23: Bảng trạng thái của bộ đếm MOD 5. d. Phương trình kích và phương trình đầu ra: Dựa vào quan hệ logic đã biết trong bảng trạng thái (bảng 1.23) ta vẽ bảng Karnaugh, từ đó tìm phương trình kích và phương trình đầu ra. J3 J2 n n n n Q2Q1 Q2Q1 Q 3 3 n 00 01 11 10 0 n 00 01 11 10 1 x x Q 0 1 x 1 1 K2 J1 n n n n Q2Q1 Q2Q1 Q 3 3 n 00 01 11 10 0 n 00 01 11 10 1 x x 1 x x x Q 0 x 1 x x x x x 1 1 Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 32 Đồ án mạch logic GVHD:Nguyễn Thị Minh B n n Q2Q1 Q 3 n 00 01 11 10 1 0 1 Bảng 1.24: bảng Karnaugh của đầu vào kích và đầu ra của bộ đếm nghịch thập phân. Tối thiểu hoá ta bảng Karnaugh ta có các phương trình kích và phương trì_nh ra như sau: _ n  _ _ _ J3 = Q n Q n Q n , K2 = Q , J2 = Q n Q n , J1 = Q n , B = Q n Q n Q n 3 2 1 2 3 1 3 3 2 1 Từ bảng 29 ta rút ra K3 = K1 = 1. e. Sơ đồ thực hiện: (hình 1.43) Hình 1.43: Sơ đồ logic của bộ đếm MOD 5. 1- 6.4. Thiết kế bộ đếm nghịch thập phân đồng bộ (Kđ = 10): a. Phân tích yêu cầu thiết kế, xây dựng đồ hình trạng thái ban đầu: Mô hình yêu cầu của bộ đếm nghịch thập phân như sau: (hình 1.44) CP Bộ đếm nghịch B Xung đếm Tín hiệu chuyển vị Hình 1.44: Mô hình yêu cầu của bộ đếm nghịch thập phân. S9. Bộ đếm có Kđ = 10 tương ứng các trạng thái bộ đếm là S0, S1, …, Căn cứ quy luật đếm nghịch, ta vẽ được đồ hình trạng thái ban đầu như hình 1.44. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 33 Đồ án mạch logic GVHD:Nguyễn Thị Minh /0 /0 /0 /0 S0 S1 S2 S3 S4 /1 /0 S9 S8 S7 S6 S5 /0 /0 /0 /0 Hình 1.44: Đồ hình trạng thái ban đầu của bộ đếm nghịch thập phân. b. Xác định số lượng và chủng loại FF, chọn lựa mã hoá trạng thái: Vì 2n ³ 10 vậy chọn n = 4, chọn FF JK. Dùng mã 8421 để mã hoá cho các trạng thái: S0 = 0000, S1 = 0001, S2 = 0010, S3 = 0011, S4 = 0100, S5 = 0101, S6 = 0110, S7 = 0111, S8 = 1000, S9 = 1001. Đồ hình trạng thái bộ đếm nghịch thập phân khi đã mã hoá: 0000 /1 /0 0001 /0 0010 /0 0011 /0 0100 /0 1001 1000 /0 /0 0111 0110 /0 /0 0101 Hình 1.45: Đồ hình trạng thái của bộ đếm nghịch thập phân. c. Bảng trạng thái: (bảng 1.25) 4 Q 3 Q 2 Q1 Q 4  Q n n n n n+1 Q n+1 Q n+1 Q n+1 B J K J K J K J K 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1X 0X 0X 0X 0X 0X 0X 0X 1X X0 0X 0X 0X X0 X1 X0 X0 X0 1X 0X 0X 0X X1 X0 1X 0X X1 X0 1X 0X 1X X1 1X X1 1X X1 1X X1 1X X1 3 2 1  4 4 3 3 2 2 1 1 Bảng 1.25: Bảng trạng thái của bộ đếm nghịch thập phân. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 34 Đồ án mạch logic GVHD:Nguyễn Thị Minh d. Phương trình kích và phương trình đầu ra: Dựa vào quan hệ logic đã biết trong bảng trạng thái (bảng 1.25) ta vẽ bảng Karnaugh. Từ đó tìm phương trình kích và phương trình ra. J4 K4 n n n n Q2Q1 Q2Q1 n n n n Q4Q3 00 00 01 11 10 Q4Q3 x x x x x x x x x x x x 1 x x 00 00 01 11 10 01 01 1 x x x x x x x x 11 11 10 10 J3 K3 n n n n Q2Q1 Q2Q1 n n n n Q4Q3 00 00 01 11 10 Q4Q3 x x x x 1 x x x x x x x x 00 00 01 11 10 01 01 x x x x x x x x 1 x x 11 11 10 10 J2 K2 n n n n Q2Q1 Q2Q1 n n n n Q4Q3 x x 1 x x x x x x 1 x x 00 00 01 11 10 Q4Q3 x x 1 x x 1 x x x x x x x x 00 00 01 11 10 01 01 11 11 10 10 Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 35 Đồ án mạch logic GVHD:Nguyễn Thị Minh B n n Q2Q1 n n Q4Q3 1 1 1 x x x x x x 00 00 01 11 10 01 11 10 Bảng 1.26: bảng Karnaugh của đầu vào kích và đầu ra của bộ đếm nghịch thập phân. Tối thiểu hoá ta bảng Karnaugh ta có các phương trình kích và ra như sau: _ _ _ _ _ _ _ J4 = Q n Q n Q n , K4 = Q n , J3 = Q n Q n , K3 = Q n Q n , 3 _ 2 1 _ 1 _ 4 1 _ _ _ _ 2 1 J2 = Q n Q n + Q n Q n , K2 = Q n , B = Q n Q n Q n Q n 3 1 4 1 1 4 3 2 1 Từ bảng 1.26 ta rút ra J1 = K1 = 1. e. Sơ đồ thực hiện: (hình 1.46) Hình 1.46: Sơ đồ logic của bộ đếm nghịch thập phân. 1- 6.5. IC 74LS192: bộ đếm thập phân thuận nghịch a. Sơ đồ chân: (hình 1.47) Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 36 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 1.47: Sơ đồ chân ra 74LS192. P0, P1, P2, P3: các đầu vào đặt trước dữ liệu. Q0, Q1, Q2, Q3: các đầu ra nhị phân của bộ đếm BCD. PL: đầu vào cho phép đặt dữ liệu hoạt động ở mức tích cực thấp. MR: đầu vào xoá dữ liệu ở đầu ra về 0000 , hoạt động ở mức tích cực cao. CPU,CPD: đầu vào cho phép đếm thuận, đếm nghịch. TCU, TCD: tín hiệu ra của bộ đếm khi đếm thuận, đếm nghịch. b. Cấu trúc bên trong: Hình 1.48: Cấu trúc bên trong 74LS192. c. Hoạt động: Là bộ đếm BCD thuận nghịch lập trình được. 74LS192 là bộ đếm MOD 10 nhưng ta có thể đấu nối các cách khác nhau để đếm được các Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 37 Đồ án mạch logic GVHD:Nguyễn Thị Minh MOD khác: MOD 2, MOD 3, MOD 5, … Hoạt động của 74LS192 được mô tả trong bảng 1.27. MR CPU CPD PL P0 P1 P2 P3 Q0 Q1 Q2 Q3 TCU TCD 1 Ð Ð Ð Ð Ð Ð Ð 0 0 0 0 1 1 0 Ð Ð 0 Ð Ð Ð Ð P0 P1 P2 P3 1 1 0 1 1 Ð Ð Ð Ð Đếm lùi 0 * 0 1 1 Ð Ð Ð Ð Đếm tiến * 0 Bảng 1.27: Bảng tóm tắt hoạt động IC 74LS192. Trong đó: * có thể là mức cao hoặc mức thấp (nhưng xác định được). - Khi chân ML ở mức cao các lối ra nhị phân sẽ reset về mức thấp - Khi chân ML ở mức thấp bộ đếm có thể thực hiện các chức năng sau:  + Nếu chân PL ở mức thấp thì bộ đếm đặt dữ liệu cho các lối ra Q0 , Q1, Q2, Q3 bằng chính dữ liệu của các lối vào P0, P1, P2, P3. + Nếu chân CPU có xung vuông tác động vào, đồng thời các chân CPD và PL ở mức cao thì bộ đếm thực hiên đếm tiến. Khi đếm đến 9 nó lại quay về trạng thái 0 ban đầu, lúc này chân TCU từ mức thấp chuyển sang mức cao và lặp lại một chu kì mới. + Nếu chân CPD có xung vuông tác động vào, đồng thời các chân CPU và PL ở mức cao thì bộ đếm thực hiện đếm lùi. Khi đếm đến 0 nó lại quay về trạng thái 9, lúc này chân TCU từ mức thấp chuyển sang mức cao và lặp lại một chu kì mới. 1- 7. Bộ tạo xung clock IC NE555 Bộ tạo xung clock tạo ở lối ra các xung có tần số 1Hz (cứ một giây tạo ra một xung). 1- 7.1. Sơ đồ chân: (hình 1.49) Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 38 Đồ án mạch logic GVHD:Nguyễn Thị Minh Trong đó: Hình 1.49: Sơ đồ chân của IC NE555. 1: Nối đất, 2: Điện áp ngưỡng để trigger nhớ trạng thái. 3: Đầu ra xung clock, 4: Thiết lập lại trạng thái cho trigger, 5: Điện áp điều khiển, 6: Điện áp ngưỡng điều khiển reset trigger, 7: Điện áp đầu vào phân cực cho transistor, 8: cấp nguồn. 1- 7.2. Cấu trúc bên trong và nguyên tắc hoạt động: Hình 1.50: cấu trúc bên trong của NE555. Cấu tạo của NE555 gồm OP-AMP so sánh điện áp, mạch lật và transistor để xả điện. Cấu tạo của IC đơn giản nhưng hoạt động tốt. Bên trong gồm 3 điện trở mắc nối tiếp chia điện áp VCC thành 3 phần (hình 1.50). Cấu tạo này tạo nên điện áp chuẩn. Điện áp 1/3 VCC nối vào chân dương của OP-AMP 1 và điện áp 2/3 VCC nối vào chân âm của OP-AMP 2. Khi điện áp ở chân 2 nhỏ hơn 1/3 VCC, chân S = “1” và FF được kích. Khi điện áp ở chân 6 lớn hơn 2/3 VCC, chân R của FF = “1” và FF được reset. Giải thích sự dao động: Nối mạch ngoài như hình 1.51 Hình 1.51: NE555 đươợc nối với mạch ngoài. Giai đoạn ngõ ra ở mức 1: Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 39 Đồ án mạch logic GVHD:Nguyễn Thị Minh Khi bấm công tắc khởi động, chân 2 ở mức 0. Vì điện áp ở chân 2 (V-) nhỏ hơn V1 (V+), ngõ ra của OP-AMP 1 ở mức 1 nên S = “1”, Q = “1” và _ _ Q = “0”. Ngõ ra của IC ở mức 1. Khi Q = “0”, transistor tắt, tụ C tiếp tục nạp qua R, điện áp trên tụ tăng. Khi nhấn công tắc lần nữa OPAMP1 có _ V- = “1” lớn hơn V+ nên ngõ ra của Op-amp 1 ở mức “0”, S = “0”, Q và Q vẫn không đổi. Trong khi điện áp tụ C nhỏ hơn V2, FF vẫn giữ nguyên trạng thái đó. Giai đoạn ngõ ra ở mức 0: Khi tụ C nạp điện, OP-AMP 2 có V+ lớn hơn V- = 2/3 VCC, R = “1” _ _ nên Q = “0” và Q = [1]. Ngõ ra của IC ở mức 0. Vì Q = “1”, transistor mở dẫn, OP-AMP 2 có V+ = “0” bé hơn V-, ngõ ra của OP-AMP 2 ở mức 0. _ Vì vậy Q và Q không đổi giá trị, tụ C xả điện thông qua transistor. Kết quả cuối cùng: Ngõ ra OUT có tín hiệu dao động dạng sóng vuông, có chu kỳ ổn định. 1- 7.3. Thiết kế dao động xung vuông có tần số và độ rộng bất kỳ: Nội dung : IC tạo dao động họ XX555, thiết kế mạch dao động tạo ra xung vuông có tần số và độ rộng bất kỳ. Hình 1.52: Mạch dao động tạo xung bằng IC 555 Lắp mạch dao động theo sơ đồ nguyên lý như hình 77. Nguồn Vcc có thể sử dụng từ 4,5V đến 15V, tụ 103 (10nF) từ chân 5 xuống mass là cố định,có thể bỏ qua ( không lắp cũng được ), tụ này có tác dụng chống nhiễu. Khi thay đổi các điện trở R1, R2 và giá trị tụ C1 bạn sẽ thu được dao động có tần số và độ rộng xung theo ý muốn (hình 1.62) và được tính theo công thức sau: T = 0.693(R1 + 2R2)C1 và f = 1.443 / ( (R1 + 2R2)C1). Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 40 Đồ án mạch logic GVHD:Nguyễn Thị Minh Trong đó: T = Tm + Ts Hình 1.53: Dạng xung của IC tạo ra. Tm = 0,693( R1 + R2),Tm : thời gian điện mức cao. Ts = 0,693R2C1,Ts: thời gian điện mức thấp. Từ các công thức trên ta có thể tạo ra một dao động xung vuông có độ rộng Tm và Ts bất kỳ. Sau khi đã tạo ra xung có Tm và Ts ta có T = Tm + Ts và f = 1/ T. Để tạo ra xung vuông có độ rộng xung bằng một nữa chu kỳ T và có tần số f = 1Khz ta chọn các linh kiện R1, R2, C1 như sau: Chọn C1 = 47µF, từ công thức của Ts ta tính được R2 = 15 KΩ (với Ts = 1/2), do đó R1 = 300Ω. PHẦN 2: QUÁ TRÌNH THIẾT KẾ VÀ NGUYÊN LÝ HOẠT ĐỘNG 2- 1. Tổng quan đề tài 2- 1.1. Chọn đề tài Trong thực tế cuộc sống có nhiều thiết bị điện muốn hoạt động hoặc ngừng hoạt động, không có cách nào khác là phải nhấn công tắc điện để cung cấp nguồn điện hoặc ngắt nguồn điện cho thiết bị. Điều này nhiều lúc rất thụ động và bất tiện cho người sử dụng, từ những nhược điểm đó em đã có ý tưởng thiết kế một thiết bị có khả năng đóng, ngắt nguồn điện một cách chủ động hơn. Thiết bị này chình là một hệ thống có khả năng hẹn giờ, định thời gian đóng ngắt nguồn điện cho thiết bị một cách tự động tuỳ theo ý muốn của người sử dụng. Đây chính là nội dung của đồ án mạch logic: “Thiết kế hệ thống hẹn giờ cho thiết bị điện” em sẽ trình bày dưới đây. 2- 1.2. Yêu cầu đề tài Yêu cầu đặt ra là thiết kế một hệ thống hẹn giờ cho thiết bị điện đóng ngắt nguồn điện cung cấp cho các thiết bị và phải có những chức năng sau: - Hẹn thời gian đóng, ngắt nguồn điện 220V cho các thiết bị điện một cách tuần hoàn. Ví dụ: Hẹn 2 giờ 15 phút 30 giây sau nguồn điện được ngắt thì sau đúng khi 2 giờ 15 phút 30 giây tiếp theo nguồn điện sẽ được đóng trở lại, và quá trình này cứ lặp đi lặp lại một cách tự động. - Có thể hẹn thời gian ngắt nguồn điện cho các thiết bị theo ý muốn, tối đa là 24 giờ và sau đó sẽ ngắt mãi mãi. - Hiển thị các trạng thái đang hoạt động của hệ thống Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 41 Đồ án mạch logic GVHD:Nguyễn Thị Minh 2- 1.3. Phương án thiết kế Với những kiến thức kỹ thuật số đã được học, trong phạm vi đề tài này chúng ta sẽ thiết kế một “Hệ thống hẹn giờ cho thiết bị điện” có đầy đủ chức năng nói trên bằng cách sử dụng các phần tử logic, các phần tử nhớ...và các kiến thức kỹ thuật số có liên quan. 2- 2. Chức năng của hệ thống hẹn giờ cho thiết bị điện Chức năng của hệ thống hẹn giờ được mô tả chi tiết trên hình 2.1. Điều khiển B S1 S S0  thời gian Tự động đóng mở K K D1 D2 ~ 220V Đ Hình 2.1: Mô tả chức năng của hệ thống hẹn giờ cho thiết bị điện. Trong đó: D1 là LED thể hiện trạng thái chờ để điều chỉnh hẹn thời gian. D2 là LED thể hiện trạng thái hoạt động của hệ thống hẹn giờ. Hệ thống hẹn giờ cho thiết bị điện có những chức năng sau: - Khi cấp nguồn cho khối điều khiển, trạng thái ban đầu là Đèn LED D1 nháy sáng liên tục, LED D2 tắt, Đây là trạng thái chờ để điều chỉnh thời gian đóng mở của khoá K. Giả sử ta điều chỉnh thời gian hẹn là X, công tắc S ở vị trí S0, tiếp tục nhấn nút B, lúc này LED D1 tắt và LED D2 sáng, từ lúc nhấn nút B thời gian hẹn giờ cho khoá K bắt đầu được tính từ X ngược về 0 giây. Trạng thái này khoá K đóng cung cấp điện áp 220V cho thiết bị điện hoạt động. Sau khi thời gian về 0 khoá K mở, tải bị ngắt nguồn điện và thời gian bắt đầu lại được tính ngược từ X về 0 một lần nữa, đến Khi thời gian hẹn đếm về 0 thì kết thúc một chu kỳ đóng mở của khoá K. Như vậy khoá K sẽ đóng mở theo một chu kỳ tuần hoàn. - Nếu gạt công tắc S sang vị trí S1 thì khoá K chỉ thực hiện một nữa chu kỳ ở trên, tức là các thiết bị điện được cung cấp điện áp 220V trong khoảng thời gian X và sau đó sẽ không được cung cấp nữa (không lặp lại). 2- 3. Sơ đồ khối hệ thống hẹn giờ cho thiết bị điện Sơ đồ khối tổng quát của hệ thống hẹn giờ cho thiết bị điện như hình 2.2 Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 42 Đồ án mạch logic GVHD:Nguyễn Thị Minh CHỌN  TẠO TÍN tx Tm Tk  ĐÓNG CHỨC NĂNG HỆ THỐNG HIỀU T ĐIỀU KHIỂN THIẾT BỊ VÀ HIỂN THỊ TẠO 2T XUNG VUÔNG ĐỐI XỨNG NGẮT ĐIỆN ÁP XOAY CHIỀU 220V Hình 2.2: Sơ đồ khối tổng quát của hệ thống hẹn giờ cho thiết bị điện. - Khối chọn chức năng thệ thống có tác dụng thiết lập trạng thái ban đầu của mạch, lực chọn các chức năng của hệ thống. - Khối tạo tín hiệu điều khiển thiết bị và hiển thị trạng thái có chức năng thứ nhất là tạo ra tín hiệu xung điều khiển và hiển thị trạng thái: , trong đó tx ≈ T ≈ tm ≈ thời gian đóng hoặc mở nguồn cấp điện áp 220V. Chức năng thứ hai là thay đổi T một cách tỳ ý (≤ 24 giờ) đúng bằng thời gian hẹn. Chức năng thứ 3 là hiển thị trạng thái thời gian hẹn. - Khối tạo xung vuông đối xứng có chức năng biến đổi dạng tín hiệu xung: ở đầu vào thành dạng tín hiệu xung vuông đối xứng ở đầu ra để trực tiếp điều khiển đóng ngắt điện áp 220V. Khi tín hiệu ra ở mức cao tương ứng với thiết bị điện được cấp nguồn điện, còn khi ở mức thấp thiết bị điện không được cấp nguồn điện. Có thể tạo dạng xung có tm hoặc tk bằng 0. - Khối đóng ngắt điện áp xoay chiều 220V hoạt động như sau: Khi t = tm: thì mạch cung cấp điện áp 220V cho thiết bị điện hoạt động.  Khi t = tk: thì mạch khoá tức là không cung cấp điện áp 220V cho thiết bị điện. 2- 4. Thiết kế chi tiết từng khối 2- 4.1. Khối tạo tín hiệu điều khiển thiết bị và hiển thị trạng thái: a. Sơ đồ khối tổng quát: (hình 2.3) Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 43 Đồ án mạch logic GVHD:Nguyễn Thị Minh XUNG CLOCK ĐẶT GIÂY  ĐK ĐẶT GIÂY  ĐẾM GIÂY  HIỂN THỊ GIÂY tầng đếm giây ĐẶT PHÚT ĐK ĐẶT PHÚT ĐẾM PHÚT HIỂN THỊ PHÚT XUNG ĐK ĐẶT GIỜ ĐK ĐẶT GIỜ ĐẾM GIỜ HIỂN THỊ GIỜ  tầng đếm giờ Hình 2.3: Sơ đồ khối tổng quát của khối tạo tín hiệu điều khiển thiết bị và hiển thị trạng thái. Trong đó: Khối xung clock được cấu tạo từ IC 555 được trình trong cơ sở lý thuyết. Từ sơ đồ khối ta thấy khối tạo xung chữ nhật và hiển thị được ghép nối từ 3 tầng tương tự nhau. Vì thế để cho đơn giản ta chỉ xét cấu tạo của 1 tầng bất kỳ và sau đó tương tự cho 2 tầng còn lại. b. Sơ đồ thực hiện của tầng đếm giây: Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 44 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 2.4: Sơ đồ thực hiện của tầng đếm giây. Khối đếm giây sử dụng 2 IC 74LS192 thực hiện chức năng đếm lùi từ 59 giây (hoặc một giá trị đặt trước từ khối đặt giây) về 00 giây. Khối hiển thị giây gồm 2 IC giải mã 74LS47 làm nhiệm vụ giải mã từ 2 bộ đếm 74LS192 đầu ra đưa tới đầu vào 2 LED 7 đoạn thông qua các điện trở hạn dòng. Khối đặt giây cũng là 2 IC 74LS192, nó thực hiện chức năng đếm tiến MOD 6 và MOD 10, để đặt số giây ban đầu cho khối đếm giây . Khối điều khiển đặt giây gồm 2 IC 74LS157 làm nhiệm vụ hợp kênh để nối dữ liệu từ khối đặt giây với khối đếm giây, 74LS157 chính à 4 MUX: 2→1 ghép lại với nhau cùng chung tín hiệu điều khiển. c. Giải thích sơ đồ thực hiện của tầng đếm giây: Giả sử ta hẹn thời gian cho hệ thống là 20 giờ 19 phút 37 giây lúc này các quá trinh sẽ diễn ra như sau: - Để ấn định được thời gian trên đầu tiên ta phải nhập thời gian hẹn từ khối đặt giờ, đặt phút, đặt giây. Ơ khối đặt giây để đặt được 37 giây ta nhấn vào button ở hàng đơn vị 7 lần, nhấn vào button hàng chục 3 lần, trạng thái này được thể hiện trên 2 LED 7 đoạn ở khối hiển thị. Để bảo đảm số giây đặt không được quá 59 thì IC 74LS192 ở hàng đơn vị giây thực hiện đếm MOD 10, IC 74LS192 ở hàng chục giây thực hiện đếm MOD 6. Muốn IC 74LS192 đếm ở MOD 6 thì ta dùng 1 cổng AND 2 đầu vào nối tới chân Q1, Q2 đầu ra nối với chân MR để xoá dữ liệu khi 74LS192 đếm đến 6 (0110). - Sau khi đã đặt thời gian hẹn, khối đếm giây bắt đầu đếm ngược từ 37 giây về 00 giây, lúc này 2 IC 74LS192 của khối đếm giây được lệnh khởi tạo lại giá trị ban đầu là 59 giây chứ không phải là 37 giây nữa. Do đó ta phải sử dụng thêm 1 khối trung gian để điều khiển đưa dữ liệu cho hợp lý, khối đó chính là khối điều khiển đặt giây. Khối điều khiển đặt giây gồm 2 IC 74LS157 (74LS157 chính là 4 MUX: 2→1 ghép với nhau cùng chung tín hiệu điều khiển) sẽ đưa dữ liệu thích hợp tới đầu vào dữ liệu của 2 IC 74LS192 ở khối đếm giây nhờ tín hiệu điều khiển ở chân 1 của IC. Khi trạng thái của các bộ đếm ở khối đếm giây, đếm phút, đếm giờ đều về 00 thì chân 1 của 74LS157 ở mức thấp để chọn dữ liệu ra là 59 giây, 59 phút, X9 giờ (X có thể là 0 hoặc 1) ở các chân 1A, 2A, 3A, 4A, dữ liệu ở các chân này được nối cố định. Ngược lại với trên tín hiệu ở chân 1 của 74LS157 sẽ ở mức cao và các đầu ra của nó sẽ được nối với các đầu ra của 74LS192 của khối đặt dữ liệu. Từ nguyên lý đó ta sẽ nối các linh kiện tạo tín hiệu điều khiển hợp lý xem hình 2.4. 2- 4.2. Khối tạo xung vuông a. Sơ đồ thực hiện: (hình 2.4) Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 45 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 2.4: Sơ đồ thực hiện của khối tạo xung vuông. Để tạo ra dạng xung vuông ở lối ra ta sử dụng IC 74LS76, đây chính là trigger JK có đầu vào xung clock ở mức tích cực thấp. Ta đã biết khi JK = 1 và có xung clock ở mức “0” thì Q sẽ đổi lẫn trạng thái. b. Giản đồ thời gian: (hình 2.5) Tín hiệu chân J Tín hiệu chân clock Tín hiệu ra ở chân Q Hình 2.5: Giản đồ thời gian của khối tạo xung vuông. 2- 4.3. Khối đóng ngắt điện áp xoay chiều 220V a. Sơ đồ thực hiện: (hình 2.6) Hình 2.6: Sơ đồ thực hiện của khối đóng ngắt điện áp xoay chiều 220V. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 46 Đồ án mạch logic GVHD:Nguyễn Thị Minh Khối đóng ngắt điện áp xoay chiều 220V, có chức năng biến đổi tín hiệu điều khiển một chiều ở đầu vào, thành tín hiệu điều khiển xoay chiều ở đầu ra. Để thực hiện chức năng chúng sử dụng một rơ le RL nguồn nuôi +5V để điều khiển khoá K đóng mở theo tín hiệu đầu vào. Rơ le được nối tới đầu vào thông qua một transistor NPN để đảm bảo điện áp rơ le đủ hoạt động (Không cần chính xác). b. Giải thích sơ đồ thực hiện và nguyên lý hoạt động: Đầu ra của khối tạo xung vuông tạo ra dạng tín hiệu xung vuông có biên độ tối đa khoảng 2V đưa tới đầu vào của khối đóng ngắt điện áp xoay 220V. Với điện áp này không đủ để cung cấp cho rơ le hoạt động. Vì thế cho điện áp này qua cực B của transistor NPN như hình 2.6. Giá trị điện trở R khoảng từ 50Ω đến 500Ω để hạn chế bớt điện áp vào bazơ của transistor. Khi đầu vào ở mức “1” nó có điện áp khoảng 2V, điện áp này làm cho transistor Q thông, khi Q thông dòng điện +5V chạy qua rơ le đến Q và nối đất, do đó rơ le hoạt động tạo lực từ hút khoá K nối mạch, lúc này tải được cấp nguồn để hoạt động. Bảng chức năng của khối 2.1. Đầu vào Q K Tải 1 Thông Đóng Được cấp nguồn điện 220V 0 Tắt Mở Không được cấp nguồn Bảng 2.1: Bảng chức năng của khối đóng ngắt điện áp 220V. hẹn. Như vậy tải sẽ được cấp nguồn điện 220V theo thời thời gian đã 2- 4.4. Khối chọn chức năng hệ thống a. Sơ đồ thực hiện: Hình 2.7: Sơ đồ thực hiện của khối chọn chức năng hệ thống. Khối chọn chức năng cấu tạo gồm: một JK-FF (IC 74LS76) thực hiện MOD 2 để làm tín hiệu điều khiển cho IC 74LS157 (4 MUX: 2→1 ghép với nhau). 74LS157 có tác dụng chọn kênh thích hợp và đưa tới lối ra để điều khiển các khối khác thực hiện chức năng theo mong muốn. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 47 Đồ án mạch logic GVHD:Nguyễn Thị Minh b. Nguyên tắc hoạt động: - Khi chưa nhấn button lối ra Q của trigger ở “0”, Q = “0”, nên A/B = ”0” các đầu ra của 74LS157 sẽ được nối với các đầu A tương ứng: + 1Y nối với đất: lúc này các chân PL của bộ đếm ở khối đếm ở mức “0” cho phép nhấn button ở các bộ đếm khối đặt giờ, đặt phứt đặt giây để đặt thời gian hẹn giờ. Đồng thời chân 2Y được nối với xung clock đưa đến các button của khối đặt giờ, đặt phút, đặt giây. + 3Y nối với đất đưa tới đầu vào của trigger JK nên đầu ra của nó ở mức thấp vì vậy thiết bị điện không được cấp nguồn. + 4Y nối đất đưa tới công tắc SW có thể được chọn để nối với các chân MR của các bộ đếm điều này có nghĩa là bộ đếm không bị xoá dữ liệu (tức là cho phép nhập dữ liệu). - Khi nhấn button lối ra Q của trigger ở mức “1”, Q = “1” nên A/B = “1” các đầu ra của 74LS147 sẽ được nối với các đầu B tương ứng: + 1Y và 3Y nối với đầu ra của khối tạo tín hiệu điều khiển thiết bị và hiển thị tức là 1Y, 3Y có xung điều khiển, điều này có nghĩa là bộ đếm bắt đầu tính thời gian hẹn giờ, còn JK-FF lật trạng thái lên mức “1” ở chân Q và thiết bị điện được cung cấp nguồn điện để hoạt động. + Y2 không nối với xung clock nữa có nghĩa là không được phép đặt thời gian cho bộ đếm nữa. + 4Y nối với tín hiệu điều khiển thông qua cổng NOT đưa tới công tắc SW và có thể được lựa chọn đưa tới chân R để xoá dữ liệu trên JK- FF, tứ là lúc này nguồn điện sẽ không được cấp tuần hoàn. - Mỗi lần nhấn button chọn chức năng thì tín hiệu xung được đưa tới chân R của JK-FF để xoá dữ liệu và bắt đầu đặt thời gian lần mới. 2- 5. Sơ đồ nguyên lý hệ thống hẹn giờ cho thiết bị điện: Lắp ghép các khối lại với nhau ta có sơ đồ nguyên lý của toàn hệ thống như sau: hình 2.8. Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 48 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 2.8: Sơ đồ nguyên lý của hệ thống hẹn giờ cho thiết bị điện Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 49